MAX3890
+3.3v, 2.5gbps, sdh/sonet 16:1 serializer
和 时钟 综合 和 lvds 输入
8 _______________________________________________________________________________________
MAX3890
SCLKO+
或者 sdo+
sclko-
或者 sdo-
V
CC
- 2v
50
Ω
50
Ω
Z
0
= 50
Ω
高-
阻抗
输入
Z
0
= 50
Ω
MAX3890
SCLKO+
或者 sdo+
sclko-
或者 sdo-
+3.3v
130
Ω
130
Ω
82
Ω
82
Ω
Z
0
= 50
Ω
PECL
输入
Z
0
= 50
Ω
图示 4. alternative pecl-输出 末端
产品 信息
alternative pecl-输出 末端
图示 4 显示 alternative pecl-输出 末端
方法. 使用 thevenin-相等的 末端 当 一个
(v
CC
- 2v) 末端 电压 是 不 有. 如果 交流-
连接 是 需要, 是 确信 那 这 连接 capac-
itor 是 放置 下列的 这 50
Ω
或者 thevenin-相等的
直流 末端.
布局 技巧
为 最好的 效能, 使用 好的 高-频率 布局
技巧. 过滤 电压 供应 和 保持 地面
连接 短的. 使用 多样的 vias 在哪里 可能.
也, 使用 控制-阻抗 传递 线条 至
接口 和 这 max3890 时钟 和 数据 输入 和
输出.
图示 3. 电流-模式 逻辑
50
Ω
50
Ω
V
CC
SLBI+
slbi-
V
CC
50
Ω
50
Ω
SLBO+
slbo-
地
静电释放
结构
输入 电路
输出 电路
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