MAX3890
+3.3v, 2.5gbps, sdh/sonet 16:1 serializer
和 时钟 综合 和 lvds 输入
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低-电压 差别的-信号
输入 和 输出
这 max3890 有 lvds 输入 和 输出 为 inter-
facing 和 高-速 数字的 电路系统. 这 lvds
标准 是 为基础 在 这 ieee 1596.3 lvds specifi-
cation. 这个 技术 使用 250mv 至 400mv differ-
ential 低-电压 swings 至 达到 快 转变
时间, 使减少到最低限度 电源 消耗, 和 噪音 immu-
nity.
为 恰当的 运作, 这 并行的 时钟 lvds 输出
(pclko+, pclko-) 需要 100
Ω
差别的 直流 termi-
nation 在 这 反相的 和 同相 输出.
做 不 terminate 这些 输出 至 地面.
这 并行的 数据 和 并行的 时钟 lvds 输入
(pdi_+, pdi_-, pclki+, pclki-, rclk+, rclk-) 是
内部 terminated 和 100
Ω
差别的 输入 resis-
tance, 和 因此 做 不 需要 外部 termina-
tion.
pecl 输出
这 串行-数据 pecl 输出 (sdo+, sdo-, sclko+,
sclko-) 需要 50
Ω
直流 末端 至 (v
CC
- 2v) (看
这
alternative pecl-输出 末端
部分).
电流-模式 逻辑 输出
这 系统 loopback 输出 (slbo+, slbo-) 的 这
max3890 是 设计 使用 cml. 这 配置
的 这 max3890 电流-模式 逻辑 (cml) 输出 cir-
cuit 包含 内部的 50
Ω
后面的 末端 至 v
CC
(图示 3). 这些 输出 是 将 至 驱动 一个 50
Ω
传递 线条 terminated 和 一个 matched 加载
阻抗.
t
SKEW
串行
输出 数据
(sdo)
便条: 信号 显示 是 差别的. 为 例子, pclko = (pclko+) - (pclko-).
*pdi 15 = d15; pdi14 = d14; ...pdi0 = d0.
这个 图示 是 不 将 至 显示 一个 明确的 定时 relationship 在 并行的
输入 数据 和 串行 输出 数据.
并行的
输入 数据
(pdi_)
有效的 并行的 data*
PCLKI
PCLKO
t
SU
t
H
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
D10
D11
D12
D13
D14
*D15
图示 2. 定时 图解
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