MAX534
+5v, 低-电源, 8-位 四方形 dac
和 栏杆-至-栏杆 输出 缓存区
4 _______________________________________________________________________________________
定时 特性 (持续)
(v
DD
= +4.5v 至 +5.5v, v
REF
= 4.096v, agnd = dgnd = 0v, c
DOUT
= 100pf, t
一个
= t
最小值
至 t
最大值
, 除非 否则 指出.
典型 值 是 在 v
DD
= +5v 和 t
一个
= +25°c.)
便条 1:
inl 和 dnl 是 量过的 和 r
L
关联 至 地面. 非线性 是 量过的 从 这 第一 代号 那 是 更好 比
或者 equal 至 这 最大 补偿 规格 至 代号 ff 十六进制 (全部 规模). 看
dac 线性 和 电压 补偿
部分.
便条 2:
V
REF
= 4vp-p, 10khz. 频道-至-频道 分开 是 量过的 用 设置 一个 dac’s 代号 至 ff 十六进制 和 设置 所有 其它
dac’s 代号 至 00 十六进制.
便条 3:
V
REF
= 4vp-p, 10khz. dac 代号 = 00 十六进制.
便条 4:
有保证的 用 设计, 不 生产 测试.
便条 5:
输出 安排好 时间 是 量过的 从 这 50% 要点 的 这 rising 边缘 的
CS
至 1/2lsb 的 v
输出
’s 最终 值.
便条 6:
数字的 串扰 是 定义 作 这 glitch 活力 在 任何 dac 输出 在 回馈 至 一个 全部-规模 步伐 改变 在 任何 其它
dac.
便条 7:
如果
LDAC
是 使活动 较早的 至
CS
’s rising 边缘, 它 必须 停留 低 为 t
LDAC
或者 变长 之后
CS
变得 高.
便条 8:
当 dout 是 不 使用. 如果 dout 是 使用, f
CLK
最大值 是 4mhz, 预定的 至 这 sclk 至 dout 传播 延迟.
便条 9:
串行 数据 clocked 输出 在 sclk’s rising 边缘 (量过的 从 50% 的 这 时钟 边缘 至 20% 或者 80% 的 v
DD
).
便条 10:
串行 数据 clocked 输出 在 sclk’s 下落 边缘 (量过的 从 50% 的 这 时钟 边缘 至 20% 或者 80% 的 v
DD
).
CS
上升 至 sclk 上升 建制
时间
t
CS1
50
ns
sclk 上升 至
CS
下降 延迟
t
CS0
50
ns
MAX534M
MAX534M
40
40
max534c/e
max534c/e
sclk 下降 至 dout 有效的
传播 延迟 (便条 10)
t
DO2
250
ns
MAX534M
210max534c/e
sclk 上升 至 dout 有效的
传播 延迟 (便条 9)
t
DO1
230
ns
MAX534M
200max534c/e
40
CS
下降 至 sclk 上升 建制
时间
t
CSS
50
40
ns
sclk 脉冲波 宽度 低 t
CL
50
ns
max534c/e
MAX534M
max534c/e
MAX534M
40
sclk 脉冲波 宽度 高 t
CH
50
ns
max534c/e
MAX534M
参数 标识 最小值 典型值 最大值 单位
串行-接口 定时
10
sclk 时钟 频率 (便条 8) f
CLK
8.3
MHz
sclk 上升 至
CS
上升 支撑 时间
t
CSH
0 ns
40
din 至 sclk 上升 至 建制 时间 t
DS
50
din 至 sclk 上升 至 支撑 时间 t
DH
0 ns
情况
max534c/e
MAX534M
max534c/e
MAX534M
ns
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