MT8930C
9-34
图示 2 - 管脚 连接
管脚 描述
管脚 #
名字 描述
插件 PLCC
1 2 HALF
half 输入/输出:
这个 是 一个 输入 在 nt 模式 和 一个 输出 在 te 模式 identifying
这个 half 的 这 s-接口 框架 是 目前 正在 写/读 在 这 st-总线
(half = 0 抽样 在 这 下落 边缘 的 c4b 在里面 这 框架 脉冲波 低 window,
identifies 这 信息 至 是 transmitted/received 在 这 first half 的 这 s-总线 框架
当 half = 1 identifies 这 信息 至 是 transmitted/received 在 这 第二 half
的 这 s-总线 框架). tying 这个 管脚 至 v
SS
或者 v
DD
在 nt 模式 将 准许 这 设备 至
自由 run. 这个 信号 能 也 是 accessed 从 这 st-总线 c-频道.
23 C4b
4.096 mhz 时钟:
一个 4.096 mhz st-总线 数据 时钟 输入 在 nt 模式.
在 te 模式, 一个 4.096 mhz 输出 时钟 阶段-锁 至 这 线条 数据 信号.
34 F0b
框架 脉冲波:
一个 起作用的 低 框架 脉冲波 输入 表明 这 beginning 的 起作用的 st-
总线 频道 时间 在 nt 模式. 框架 脉冲波 输出 在 te 模式.
47 F0od
delayed 框架 脉冲波 输出:
一个 起作用的 低 delayed 框架 脉冲波 输出 表明
这 终止 的 起作用的 st-总线 途径 为 这个 设备. 能 是 使用 至 daisy chain
至 其它 st-总线 设备 至 share 一个 st-总线 stream.
5 8 DSTi
数据 st-总线 输入:
一个 2048 kbit/s 串行 pcm/数据 st-总线 输入 和 d, c, b1, 和 b2
途径 assigned 至 这 first 四 timeslots. 这些 途径 包含 数据 至 是
transmitted 在 这 线条 和 碎片 控制 信息.
6 9 DSTo
数据 st-总线 输出:
一个 2048 kbit/s 串行 pcm/数据 st-总线 输出 和 d, c, b1 和
b2 途径 assigned 至 这 first 四 timeslots 各自. 这 remaining timeslots
是 放置 在 高 阻抗. 这些 途径 包含 数据 received 从 这 线条
和 碎片 状态 信息.
7 13 Cmode
控制 模式 选择 输入:
当 高, 微处理器 控制 是 选择. 当
低 这 controllerless 模式 是 使能 和 这 microport 管脚 是 redefined 作 控制
输入 和 状态 输出.
8 14 ck/nt
te 时钟/网络 末端 模式 选择 输入.
为 te 模式, 这个 管脚 必须 是
系 至 v
SS
或者 至 一个 4.096 mhz 时钟 (一个 时钟 是 必需的 为 标准 isdn te
产品). 为 nt 模式, 这个 管脚 必须 是 系 至 v
DD
. 谈及 至 “st-总线 interface”
部分 为 更远 explanation. 一个 拉-向上 电阻 是 需要 当 驱动 用 一个 ttl
设备.
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HALF
C4b
F0b
F0od
DSTi
DSTo
Cmode
ck/nt
r/
w/wr, aft/pri
ds/
rd, dinb
作/ale, p/sc
cs, dreq
irq/nda, DCack
VSS
VDD
VBias
LTx
LRx
星/
Rsto
Rsti
ad7, dr
ad6, ar
ad5, m/s
ad4, mch
ad3, mfr
ad2, 同步/ba
ad1, is1
ad0, is0
28 管脚 pdip
44 管脚 plcc
NC
NC
C4b
F0b
HALF
VDD
VBias
LTx
NC
LRx
NC
星/
Rsto
Rsti
NC
ad7, dr
ad6, ar
NC
ad5, m/s
ad4, mch
ad3, mfr
NC
F0od
DSTi
DSTo
NC
NC
NC
Cmode
ck/nt
NC
r/
w/wr, aft/pri
ds/
rd, dinb
NC
作/ale, p/sc
cs, dreq
irq/nda, DCack
VSS
ad0, is0
ad1, is1
ad2, 同步/ba
NC
NC
NC
NC
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65432 44434241
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