MT8940
iso-cmos
3-30
函数的 描述
这 mt8940 是 一个 双 数字的 阶段-锁 循环
供应 这 定时 和 同步 信号 至
这 接口 电路 为 t1 和 cept (30+2)
primary multiplex 数字的 传递 links. 作
显示 在 图示 1, 它 有 二 数字的 阶段-锁
循环 (dplls), 有关联的 输出 控制 和 这
模式 选择 逻辑 电路. 这 二 dplls,
虽然 类似的 在 principle, 运作 independently
至 提供 t1 (1.544 mhz) 和 cept (2.048 mhz)
传递 clocks, 和 st-总线 定时 信号.
这 principle 的 运作 behind 这 二 dplls 是
显示 在 图示 3. 一个 主控 时钟 是 分隔 向下 至
8 khz 在哪里 它 是 对照的 和 这 8 khz 输入, 和
取决于 在 这 输出 的 这 阶段 comparison,
这 主控 时钟 频率 是 corrected. 这
mt8940 achieves 这 频率 纠正 在 两个都
方向 用 使用 这 主控 时钟 在 一个 slightly
高等级的 频率 和 dividing 它 unaltered 或者
stretching 它的 时期 (在 二 分离的 instants 在 一个
框架) 在之前 这 分隔 取决于 在 这 阶段
comparison 输出. 当 这 输入 频率 是
图示 3 - dpll principle
高等级的, 这 不变 主控 时钟 是 分隔, 因此
effectively speeding-向上 这 locally 发生 时钟
和 eventually 拉 它 在 同步 和 这
输入. 如果 这 输入 频率 是 更小的 比 这 分隔
主控 时钟, 这 时期 的 这 主控 时钟 是
拉长 用 half 一个 循环, 在 二 分离的 instants 在 一个
阶段 抽样 时期. 这个 introduces 一个 总的 延迟
的 一个 主控 时钟 时期 在 这 抽样
持续时间, 这个 是 然后 分隔 至 发生 这 local
信号 同步的 和 这 输入. once 这 输出 是
阶段-锁 至 这 起作用的 边缘 的 这 输入, 这
电路 将 维持 这 锁 情况 作 长 作
这 输入 频率 是 在里面 这 锁-在 范围 (±1.04
hz) 的 这 dplls. 这 锁-在 范围 是 宽 足够的
至 满足 这 ccitt 线条 比率 规格 (1.544
mhz±130ppm 和 2.048 mhz ±50ppm) 为 这 高
capacity terrestrial 数字的 维护.
主控 时钟
(12.355 mhz/
16.388 mhz)
频率
纠正
÷
8
输出
(1.544 mhz /
输入 (8 khz)
阶段
Comparison
÷
193 /
÷
256
2.048 mhz)
这 阶段 抽样 是 完毕 once 在 一个 框架 (8 khz)
和 这 divisions 是 设置 在 8 和 193 为 dpll #1,
这个 locks 在 至 这 下落 边缘 的 这 输入 在 8
khz 至 发生 t1 (1.544 mhz) 时钟. 虽然 这
阶段 抽样 持续时间 是 这 一样 为 dpll #2,
这 divisions 是 设置 在 8 和 256 至 提供 这
cept/st-总线 时钟 在 2.048 mhz 同步 至
这 rising 边缘 的 这 输入 信号 (8 khz). 这
主控 时钟 源 是 指定 至 是 在 12.355 mhz
±100 ppm 为 dpll #1 和 16.388 mhz ±32 ppm 为
dpll #2 在 这 全部 温度 范围 的
运作.
这 输入 ms0 至 ms3 是 使用 至 选择 这
运行 模式 的 这 mt8940, 看 tables 1 至 4. 所有
这 输出 是 individually 控制 至 这 高
阻抗 情况 用 它们的 各自的 使能
控制. 这 uncommitted 与非 门 是 有
为 使用 在 产品 involving mitel’s
mt8976/mh89760 (t1 接口) 和
mt8979/mh89790 (cept 接口).
模式 的 运作
这 运作 的 这 mt8940 是 分类 在
主要的 和 minor 模式. 这 主要的 模式 是
定义 为 两个都 dplls 用 这 模式 选择 管脚 ms0
和 ms1. 这 minor 模式 是 选择 用 ms2
和 ms3, 和 是 适用 仅有的 至 dpll #2. 那里
是 非 minor 模式 为 dpll #1.
主要的 模式 的 这 dpll #1
dpll #1 能 是 运作 在 三 主要的 模式 作
选择 用 ms0 和 ms1 (表格 1). 当 ms1 是
低, 它 是 在 正常的 模式, 这个 提供 一个 t1
(1.544 mhz) 时钟 信号 锁 至 这 下落 边缘 的
这 输入 框架 脉冲波 f0i
(8 khz). dpll#1 需要 一个
主控 时钟 输入 的 12.355 mhz±100 ppm (c12i).
在 这 第二 和 第三 主要的 模式 (ms1 是 高),
dpll #1 是 设置 至 分隔 一个 外部 1.544 mhz 或者
2.048 mhz 信号 应用 在 cvb (管脚 21). 这
分隔 能 是 设置 用 ms0 至 是 也 193 (低) 或者
256 (高). 在 这些 模式, 这 8 khz 输出 是
连接 内部 至 dpll #2, 这个 运作 在
单独的 时钟 模式.
主要的 模式 的 这 dpll #2
那里 是 四 主要的 模式 为 dpll #2 可选择的
用 ms0 和 ms1, 作 显示 在 表格 2. 在 所有 这些
模式 dpll #2 提供 这 cept pcm 30 定时,
和 这 st-总线 时钟 和 framing 信号.
在 正常的 模式, dpll #2 提供 这 cept 和
st-总线 兼容 定时 信号 锁 至 这
rising 边缘 的 这 8 khz 输入 信号 (c8kb). 这些
: 点此下载
