MT8952B
iso-cmos
3-62
图示 2 - 管脚 连接
管脚 描述
管脚 非. 名字 描述
1 TxCEN
transmit 时钟 使能 -
这个 起作用的 低 输入 使能 这 transmit 部分 在 这 外部
定时 模式. 当 低, cdsto 是 使能 和 当 高, cdsto 是 在 高 阻抗
状态. 如果 这 协议 控制 是 在 这 内部的 定时 模式, 这个 输入 是 ignored.
2 RxCEN
receive 时钟 使能 -
这个 起作用的 低 输入 使能 这 receive 部分 在 这 外部
定时 模式. 当 低, cdsti 是 使能 和 当 高, 这 时钟 至 这 receive
部分 是 inhibited. 如果 这 协议 控制 是 在 这 内部的 定时 模式, 这个 输入 是
ignored.
3 CDSTo
c 和 d 频道 输出 在 st-总线 format
- 这个 是 这 串行 formatted 数据 输出 从
这 传输者 在 nrz 表格. 它 是 在 st-总线 format 如果 这 协议 控制 是 在 内部的
定时 模式 和 这 数据 在 选择 timeslots (0,2,3 和 4) 和 这 c-频道 信息
在 timeslot 非. 1. 如果 这 协议 控制 是 在 外部 定时 模式, 这 formatted 数据 是
输出 在 这 rising 边缘 的 这 时钟 (cki) 当 txcen 低. 如果 txcen 是 高, cdsto 是
在 高 阻抗 状态.
4 CDSTi
c 和 d 频道 输入 在 st-总线 format -
这个 是 这 串行 formatted 数据 输入 至 这
接受者 在 nrz 表格. 它 必须 是 在 st-总线 format 如果 这 协议 控制 是 在 内部的
定时 模式 和 这 输入 数据 在 选择 timeslots (0,2,3 和 4) 和 这 c-频道
信息 在 timeslot 非.1. 如果 这 控制 是 在 外部 定时 模式, 这 串行 输入
数据 是 抽样 在 这 下落 边缘 的 这 时钟 cki 当 rxcen 是 低. 如果 rxcen 是
高, 这 时钟 至 receive 部分 是 inhibited.
5 WD
watch-dog 计时器 输出
- 正常情况下 一个 高 水平的 输出, going 低 如果 这 看门狗 计时器
时间 输出 或者 如果 这 外部 重置 (rst) 是 使保持 低. 这 wd 输出 仍然是 低 作 长
作 rst 是 使保持 低.
6 IRQ
中断 要求 输出 (打开 流) -
这个 起作用的 低 输出 notifies 这 controlling
微处理器 的 一个 中断 要求. 它 变得 低 仅有的 当 这 位 在 这 中断
使能 寄存器 是 编写程序 至 acknowledge 这 源 的 这 中断 作 defined 在
这 中断 标记 寄存器.
7-10 a0-a3
地址 总线 输入
- 这些 位 地址 这 各种各样的 寄存器 在 这 协议 控制.
它们 选择 这 内部的 寄存器 在 conjunction 和 cs, r/w 输入 和 e 时钟. (谈及 至
表格 1.)
28 管脚 plcc
TxCEN
RxCEN
CDSTo
CDSTi
WD
IRQ
A0
A1
A2
A3
CS
E
r/
W
VSS
VDD
RST
F0i
CKi
TEOP
REOP
D7
D6
D5
D4
D3
D2
D1
D0
28 管脚 pdip/soic
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
28
27
26
25
24
23
22
21
4
5
6
7
8
9
10
11
25
24
23
22
21
20
19
•
CDSTi
CKi
TEOP
REOP
D7
D6
D5
D4
WD
IRQ
A0
A1
A2
A3
CS
D2
3
2
1
28
27
26
12
13
14
15
16
17
18
CDSTo
RxCEN
TxCEN
VDD
RST
F0i
E
r/
W
VSS
D0
D1
D3
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