80C186XL80C188XL
表格 3 管脚 描述
(持续)
管脚 管脚 输入 输出
管脚 描述
名字 类型 类型 States
TMR 在 0 I 一个(l) 计时器 输入 是 使用 也 作 时钟 或者 控制 signals
取决于 在之上 这 编写程序 计时器 mode 这些
TMR 在 1 一个(e)
输入 是 起作用的 高 (或者 低-至-高 transitions 是
counted) 和 内部 synchronized 计时器 输入 必须
是 系 高 当 不 正在 使用 作 时钟 或者 retrigger
inputs
TMR 输出 0 O h(q) 计时器 输出 是 使用 至 提供 单独的 脉冲波 或者
持续的 波形 generation 取决于 在之上 这
TMR 输出 1 r(1)
计时器 模式 selected 这些 输出 是 不 floated
在 一个 总线 hold
DRQ0 I 一个(l) DMA 要求 是 asserted 高 用 一个 外部 设备
当 它 是 准备好 为 DMA 频道 0 或者 1 至 执行 一个
DRQ1
transfer 这些 信号 是 水平的-triggered 和 内部
synchronized
NMI I 一个(e) 这 非-maskable 中断 输入 导致 一个 类型 2
interrupt 一个 NMI 转变 从 低 至 高 是
latched 和 同步 internally 和 initiates 这
中断 在 这 next 操作指南 boundary NMI 必须 是
asserted 为 在 least 一个 CLKOUT period 这 非-
Maskable 中断 不能 是 避免 用 programming
INT0 I 一个(e) Maskable 中断 Requests 能 是 要求 用
activating 一个 的 这些 pins 当 配置 作 inputs
INT1SELECT
一个(l)
这些 管脚 是 起作用的 HIGH 中断 Requests 是
INT2INTA0
IO 一个(e) h(1)
同步 internally INT2 和 INT3 将 是
INT3INTA1
IRQ 一个(l) r(z)
配置 至 提供 起作用的-低 中断-
acknowledge 输出 signals 所有 中断 输入 将 是
配置 至 是 也 边缘- 或者 水平的-triggered 至
确保 recognition 所有 中断 requests 必须 仍然是
起作用的 直到 这 中断 是 acknowledged 当 从动装置
模式 是 selected 这 函数 的 这些 管脚 改变
(看 中断 控制 部分 的 这个 数据 薄板)
A19S6 O h(z) 地址 总线 输出 和 总线 循环 状态 (3–6)
表明 这 四 大多数 重大的 地址 位 在 T
1
A18S5 r(z)
这些 信号 是 起作用的 HIGH
A17S4
A16S3 在 T
2
T
3
T
W
和 T
4
这 S6 管脚 是 低 至 表明
一个 cpu-initiated 总线 循环 或者 高 至 表明 一个 dma-
(a8–a15)
initiated 或者 refresh 总线 cycle 在 这 一样 t-states
S3 S4 和 S5 是 总是 LOW 在 这 80C188XL
A15–A8 提供 有效的 地址 信息 为 这 全部
总线 cycle
AD0–AD15 IO s(l) h(z) AddressData 总线 信号 组成 这 时间
多路复用 记忆 或者 IO 地址 (t
1
) 和 数据 (t
2
(ad0–ad7) r(z)
T
3
T
W
和 T
4
) bus 这 总线 是 起作用的 HIGH 为 这
80C186XL 一个
0
是 analogous 至 BHE 为 这 更小的 字节 的
这 数据 bus 管脚 D
7
通过 D
0
它 是 低 在 T
1
当 一个 字节 是 至 是 transferred 面向 这 更小的 portion
的 这 总线 在 记忆 或者 IO operations
NOTE
管脚 names 在 parentheses 应用 至 这 80C188XL
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