®
4
PCM1737
管脚 配置
顶 视图 SSOP
管脚 名字 i/o 描述
1 LRCK I left/正确的 文字 时钟
(1)
2 数据 I 数据 在 为 left/正确的 途径
(1)
3 BCLK I 位 时钟
(1)
4 CLKO O 系统 时钟 输出
5 SCLK I 系统 时钟 输入
(1)
6V
SS
— 数字的 地面
7V
DD
— 数字的 供应, +3.3v.
8 TEST1 I 测试 管脚
(2)
. 必须 是 连接 至
地面 (v
SS
).
9 TEST2 I 测试 管脚
(2)
. 必须 是 连接 至
地面 (v
SS
).
10 V
CC
R — 相似物 供应 为 正确的 频道, +5v
11 GNDR — 相似物 地面 为 正确的 频道
12 V
COM
R — 一般 为 正确的 频道
13 V
输出
R O 相似物 输出 为 正确的 频道
14 GNDA — 相似物 地面
15 V
CC
一个 — 相似物 供应, +5v
16 V
输出
L O 相似物 输出 为 left 频道
17 V
COM
L — 一般 为 left 频道
18 GNDL — 相似物 地面 为 left 频道
19 V
CC
L — 相似物 供应 为 left 频道, +5v
20 NC — 不 连接
21 NC — 不 连接
22 RSTB I 重置, 起作用的 低
(2)
.
23 ZEROL O 零 标记 为 left 频道
24 ZEROR O 零 标记 为 正确的 频道
25 MDO O 模式 数据 输出
(3)
26 MDI I 模式 数据 在
(2)
27 MC I 模式 时钟
(2)
28 ML I 模式 获得
(2)
注释: (1) 施密特-触发 输入, 5v tolerant. (2) schmitt-trigger 输入 和
内部的 拉-向下, 5v tolerant. (3) 触发-状态 output.
管脚 assignments
块 图解
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
LRCK
数据
BCLK
CLKO
SCLK
V
SS
V
DD
TEST1
TEST2
V
CC
R
GNDR
V
COM
R
V
输出
R
GNDA
ML
MC
MDI
MDO
ZEROR
ZEROL
RSTB
NC
NC
V
CC
L
GNDL
V
COM
L
V
输出
L
V
CC
一个
PCM1737E
音频的
串行
i/f
DAC
PCM1737
4x/8x
Oversampling
数字的 过滤
和
函数
控制
增强
multi-水平的
delta-sigma
Modulator
输出 放大 和
低-通过 过滤
DAC
BCLK
LRCK
数据
模式
控制
i/f
系统 时钟
Manager
零 发现
电源 供应
TEST1
TEST2
RSTB
ML
MC
MDI
MDO
V
输出
L
V
COM
L
ZEROL
ZEROR
V
DD
V
SS
SCLK
系统 时钟
CLKO
V
CC
一个
GNDA
V
CC
L
GNDL
V
CC
R
GNDR
输出 放大 和
低-通过 过滤
V
输出
R
V
COM
R
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