飞利浦 半导体 产品 规格
SC26C94Quad普遍的 异步的 接受者/传输者 (quart)
1995 将 1
11
中断 context
这频道 号码 的 这 winning “bid” 是 使用 用 这 地址
decoders 至 提供 数据 从 这 interrupting uart 频道 通过 一个
设置 的 global pseudo-寄存器. 这 中断 global
pseudo-寄存器 是:
1. global interrupting 字节 计数
2. global interrupting 频道
3. global receive 支持 寄存器
4. global transmit 支持 寄存器
这 第一 二 global “registers” 是 提供 用 电流 中断
寄存器 地方 作 显示 在 图示 5. 这 interrupting 频道
号码 latched 在 cir modifies 地址 解码 所以 那 这
receive 或者 transmit 支持 寄存器 为 这 interrupting 频道 是
accessed 在 i/o involving 这 global receive 和 transmit
支持 寄存器. similarly, 为 数据 中断 从 这 传输者
和 接受者, 这 号码 的 characters 有 为 转移 至 这
cpu 或者 这 号码 的 transmit 先进先出 positions 打开 是 有 用
读 这 global 中断 字节 计数 寄存器. 为 非-数据
中断, 一个 读 的 这 global 中断 字节 计数 寄存器 产量
一个 值 equal 至 这 最高的 可编程序的 filed.
在 effect, once latched 用 一个 iack 或者 这 更新 cir command, 这
winning 中断 频道 号码 确定 这 内容 的 这
global 寄存器. 所有 global 寄存器 将 提供 数据 从 这
interrupting uart 频道.
中断 门槛 计算
这状态 的 irqn 是 决定 用 comparison 的 这 winning “bid”
值 至 这 中断 门槛 地方 的 这 中断 控制
寄存器.
这 逻辑 的 这 bidding 电路 是 此类 那 当 非 中断 源
有 一个 值 更好 比 这 中断 门槛 然后 这 中断 是
不 asserted 和 这 cir (电流 中断 寄存器) 是 设置 至 所有
ones. 当 一个 或者 更多 的 这 18 中断 来源 这个 是
使能 通过 这 imr (中断 掩饰 寄存器) 超过 这 门槛
然后 这 中断 门槛 是 effectively disconnected 从 这
bidding 运作 当 这 18 来源 now bid 相反 各自 其它.
这 最终 结果 是 那 这 最高的 bidding 源 将 使不能运转 所有
其他 和 它的 值 将 是 承载 至 这 cir 和 这 irqn 管脚
asserted 低. 这个 所有 occurs 在 各自 循环 的 这 x1, x2 结晶
时钟.
表格 2. 接受者 先进先出 中断 fill 水平的
MR0[6] MR1[6] 中断情况
0
0
1
1
0
1
0
1
1或者 更多 字节 在 先进先出(rx rdy) default*
3或者 更多 字节 在 先进先出
6 或者 更多 字节 在 先进先出
8 字节 在 先进先出 (rx 全部)
为 这 接受者 这些 位 控制 这 号码 的 先进先出 positions
empty 当 这 接受者 将 attempt 至 中断. 之后 这 重置 这
接受者 先进先出 是 empty. 这 default 设置 的 这些 位 导致 这
接受者 至 attempt 至 中断 当 它 有 一个 或者 更多 字节 在 它.
表格 3. 接受者 先进先出 中断 fill 水平的
MR0[5] MR0[4] 中断情况
0
0
1
1
0
1
0
1
8 字节 empty (tx empty) default*
4 或者 更多 字节 empty
6 或者 更多 字节 empty
1 或者 更多 字节 empty (tx rdy)
为 这 传输者 这些 位 控制 这 号码 的 先进先出 positions
empty 当 这 接受者 将 attempt 至 中断. 之后 这 重置 这
transmit 先进先出 有 8 字节 empty. 它 将 然后 attempt 至 中断 作
soon 作 这 传输者 是 使能. 这 default 设置 的 这 mr0
位 (00) 情况 这 传输者 至 attempt 至 中断 仅有的 当 它
是 competely empty. 作 soon 作 一个 字节 是 承载, 它 是 非 变长
empty 和 hence 将 withdraw 它的 中断 要求.
*these 情况, 为 中断 目的, 制造 这 rxfifo 看
像 一个 3 字节 先进先出; 这 txfifo 一个 1 字节 先进先出. 这个 是 至 准许
软件 兼容性 和 previous 飞利浦 uart 设备. 两个都
fifos 接受 8 字节 的 数据 regardless 的 这个 位 设置. 仅有的 这
中断 是 affected.
中断 便条 在 26c94:
为 这 接受者 和 传输者, 这 bidding 的 任何 particular
单位 将 是 使保持 止 除非 一个 的 四 先进先出 fill 水平 是
attained. 这个 是 完毕 用 设置 这 rxint 和 txint 位 在
mr0 和 mr1 至 非-零 值. 这个 将 是 使用 至 阻止
一个 接受者 或者 传输者 从 generating 一个 中断 甚至
though 它 是 filed 在之上 这 bid 门槛. 虽然 这个 是 不
在 agreement 和 这 idea 那 各自 使能 中断 源
bid 和 equal authority, 它 做 准许 这 flexibility 的 给
particular 接受者 或者 传输者 更多 中断 重要
比 其他.
这个 将 是 使用 当 这 中断 门槛 是 设置 在 或者
在之上 100000. 便条 比 在 这个 情况 这 传输者 不能
发生 一个 中断. 如果 这 中断 门槛 msbs 是 设置
至 011
和
这 ‘receiver 中断 位’ 在 这 mr 寄存器 设置
至 一个 值 其它 比 00 然后 这 rxfifo 可以 不 发生
和 中断 直到 它 had 4, 6 或者 8 字节. 这个 在 效应 partially
defeats 这 hardwired 典型的 那 这 接受者 中断
应当 有 更多 重要 比 这 传输者. 这个
典型的 有 被 执行 用 设置 这 msb 的 这
传输者 bid 至 零.
vectored 中断
这 quart responds 至 一个 中断 acknowledge (iack) initiated
用 这 host 用 供应 一个 中断 acknowledge vector 在 d7:0.
这 中断 acknowledge 循环 是 terminated 和 一个 dackn 脉冲波.
这 vector 提供 用 这 quart 能 有 一个 的 这 三 形式
下面 控制 的 这 ivc 控制 地方 (位 1:0 的 这 中断 控制
寄存器):
With ivc = 00 (ivr 仅有的)
ivr7:0
8
With ivc = 01 (频道 号码)
ivr7:2
6
chan #
2
With ivc = 10 (类型 &放大; 频道 号码)
ivr7:5
3
chan #
2
类型
3
SD00163
一个 代号 的 11 在 这 中断 vector 控制 地方 的 这 icr 结果
在 非 中断 vector 正在 发生. 这 外部 数据 总线 是
驱动 至 一个 高 阻抗 全部地 这 iack 循环. 一个 dackn
将 是 发生 正常情况下 为 这 iack 循环, 不管怎样.
便条: 如果 iackn 是 不 正在 使用 然后 这 command “updaTE
cir” 必须 是 issued 为 这 global 和 中断 寄存器 至 是
updated.
程序编制uart 控制 寄存器
这运作 的 这 quart 是 编写程序 用 writing 控制
words 在 这 适合的 寄存器. 运算的 反馈 是
提供 通过 状态 寄存器 这个 能 是 读 用 这 cpu.
寻址 的 这 寄存器 是 描述 在 t能 1.
这 位 formats 的 这 quart 寄存器 是 depicted 在 t能 2.
: 点此下载
