飞利浦 半导体 产品 规格
SC26C94Quad普遍的 异步的 接受者/传输者 (quart)
1995 将 1
9
位置, 它 考虑 它 一个 地址 位 和 负载 那 character 至 这
rxfifo 和 设置 这 rxrdy 位 在 这 状态 寄存器. 这 用户
将 通常地 设置 这 接受者 中断 至 出现 在 rxrdy 作 好.
(所有 characters 谁的 parity 位 是 设置 至 0 将 是 ignored). 这
local 处理器 在 这 从动装置 station 将 读 这 ‘address’ character
just received. 这 local 处理器 将 测试 为 一个 地址 相一致 为
这个 station 和 如果 相一致 occurs 它 将 使能 这 local 接受者 和
receive 这 下列的 数据 characters. 这 主控 将 正常情况下
follow 一个 地址 character(s) 和 数据 characters. 自从 这 数据
characters transmitted 用 这 主控 将 有 它们的 parity 位 设置 至
零, stations 其它 比 这 addressed 一个(s) 将 ignore 这 数据.
便条: 这 时间 在 地址 和 数据 地方 必须 是
足够的 为 这 local 处理器 至 测试 这 地址 character
和 使能 这 接受者. 在 位 时间 approaching 10
µ
s 这个 将
begin 至 是 一个 要点 的 concern.
这 parity (地址/数据) 位 应当 不 是 changed 直到 这 last
停止 位 的 一个 地址 有 被 sent. similarly 这 一个/d 位 应当
不 是 changed 至 地址 直到 这 last 停止 位 有 被 sent.
也 的 这些 情况 将 是 表明 用 一个 起作用的 txemt 位 在
这 sr.
这 parity 位 是 不 部分 的 这 txfifo. 它 是 在 这 传输者 状态
机器. 不管怎样, 它 可以 是 控制 在 这 先进先出 如果 5, 6 或者 7 位
数据 是 transmitted 用 使用 一个 6, 7 或者 8 位 character. 这 大多数
重大的 位 将 然后 是 在 这 ‘parity’ 位置 和 代表 这
一个/d 位. 这 设计 的 这 uart 是 为基础, 不管怎样, 在 这 一个/d 位
正在 控制 从 这 mr 寄存器.
parity 应当 是 changed 立即 在之前 这 数据 字节
将 是 承载 至 这 传输者.
一个 transmitted character 组成 的 一个 开始 位, 这 编写程序
号码 的 数据 和 停止 位 和 一个 “address/data” 位. 这 parity
位 是 使用 作 这 地址 或者 数据 指示信号. 这 极性 的 这 一个/d
位 是 选择 用 设置 mr1[2] 至 零 或者 一个; 零 indicates 那
这 电流 字节 是 数据, 当 一个 indicates 那 这 电流 字节 是
addressed. 这 desired 极性 的 这 一个/d 位 (parity) 应当 是
编写程序 在之前
这 txfifo 是 承载.
这 接受者 应当 是 使能 在之前 这 beginning 的 这 第一 数据
位. 这 时间 必需的 是 依赖 在 这 中断 latency 的 这
从动装置 接受者. 这 传输者 是 能 至 开始 数据 立即
之后 这 地址 字节 有 被 sent.
当 在 这个 模式, 这 接受者 continuously looks 在 这 received
数据 stream, whether 它 是 使能 或者 无能. 如果 无能, 它 sets 这
rxrdy 状态 位 和 负载 这 character 在 这 rxfifo 如果 这
received 一个/d 位 是 一个 一个, 但是 discards 这 received character 如果 这
received 一个/d 位 是 一个 零. 如果 使能, 所有 received characters 是
然后 transferred 至 这 cpu 通过 这 rxfifo. 在 也 情况, 这 数据
位 是 承载 在 这 数据 先进先出 当 这 一个/d 位 是 承载 在 这
状态 先进先出 位置 正常情况下 使用 为 parity 错误 (sr[5]). framing
错误, overrun 错误, 和 破裂 发现 运作 正常情况下 whether 或者
不 这 接受者 是 使能.
输入输出 (i/o) 管脚
那里是 16 multi-使用 管脚; 四 为 各自 uarT. 这些 管脚 是
accessed 和 控制 通过 这 输入 端口 寄存器 (ipr), i/o 端口
控制 寄存器 (i/opcr), 输入 端口 改变 寄存器 (ipcr), 和
输出 端口 寄存器 (opr). 它们 将 是 individually 编写程序
至 是 输入 或者 输出. 看 t能 5.
i/o0x 和 i/o1x 管脚 有 改变 的 状态 detectors. 这 改变 的
状态 detectors 样本 这 输入 端口 每 26.04
µ
s (和 这 x1
时钟 在 3.686400mhz) 和 设置 这 改变 位 在 这 ipcr 如果 这 管脚
有 changed 自从 它 是 last 读. whether 这 管脚 是
编写程序 作 输入 或者 输出 这 改变 detectors 安静的 运作
和 report 改变 accordingly. 看 这 寄存器 描述 的 这
i/o 端口 为 这 详细地 使用 的 这些 特性.
一个 读 的 这 ipcr resets 这 i/o cos (改变 的 状态) detectors.
中断priority 系统
这中断 控制 为 这 quart 有 被 设计 至 提供
非常 低 中断 维护 overhead 为 这 controlling 处理器
当 维持 一个 高 程度 的 flexibility 在 设置 这
重要 的 中断 发生 在 different 函数的 blocks 的
这 设备.
这个 是 accomplished 用 准许 各自 函数 的 这 quart (18
总的) 这个 将 导致 一个 中断 至 发生 一个 能变的 numeric
代号 这个 包含 这 identity 的 这 源, 频道 号码 和
severity 水平的. 这个 代号 是 对照的 (在 这 x1 时钟 比率 或者 这 x1
时钟 比率 分隔 用 2) 至 一个 中断 门槛. 当 这 中断-
ing 源 发生 一个 代号 那 是 numerically 更好 比 这
中断 门槛 这 irqn 是 asserted
这个 是 涉及 至 作 这 bidding 处理. 这 winning bid 包含,
在 different 地方, 所有 这 特性 的 这 winning bidder. 这个
数据 将 是 使用 在 一些 方法 至 steer 这 controlling 处理器
至 这 恰当的 类型 和 数量 的 维护 必需的 (通常地 这
数量 的 维护 谈及 至 这 号码 的 字节 写 至 这 trans-
mitter 或者 读 从 这 接受者). 进入 至 这 winning bidder 是
提供 通过 这 cir (电流 中断 寄存器), 中断 vectors,
修改 中断 vectors 和 global 寄存器.
便条: irqn 是 essentially 一个 水平的 输出. 它 将 go 起作用的 在 一个
中断 情况 和 stays 起作用的 直到 所有 interrupting 来源 是
serviced.
irqn 是 设计 至 是 一个 打开 流 起作用的 低 水平的 输出. 它 将
go 低 下面 这 控制 的 这 arbitration 系统 和 仍然是 低
直到 这 arbitration 有 决定 那 非 更多 来源 需要
维护.
当 仅有的 一个 rx 或者 tx 是 interrupting, 它 是 可能 至 看 这
irqn assert 更多 比 once 如果, 在 一个 进入 至 这 先进先出, 这
cen 输入 是 inactive 为 更多 比 二 循环 的 这 x1 时钟 或者 x1
分隔 用 2 如果 那 特性 是 使能.
iackn 将 是 想法 的 作 一个 特定的 读 输入. 驱动 iackn
低 将 更新 这 cir 和 然后 读 这 中断 vector 寄存器
或者 这 中断 vector 寄存器 修改 用 这 cir.
函数的 描述 的 这 中断 arbitration
为这 目的 的 这个 描述, 一个 ‘source’ 是 任何 一个 的 这 18
QUARt 电路 那 将 发生 一个 中断. 这 quarT
包含 eighteen 来源 这个 将 导致 一个 中断:
1. 四 接受者 数据 先进先出 filled 功能.
2. 四 接受者 破裂 发现 功能.
3. 四 传输者 先进先出 空间 有 功能.
4. 四 “change 的 state” detectors.
5. Two 计数器/计时器.
这 中断 逻辑 在 各自 源 生产 一个 numeric 代号 那
identifies 它的 中断 priority 情况 目前 pending. 这个 代号
是 对照的 至 一个 可编程序的 中断 门槛 通过 这
arbitration 逻辑 这个 确定 如果 这 irqn 应当 是 asserted.
这 arbitration 逻辑 仅有的 judges 那些 可能 中断 来源
这个 有 被 允许 至 bid 通过 这 imr (中断 掩饰
寄存器).
这 arbitration 逻辑 生产 一个 值 这个 是 这 concatenation 的
这 频道 号码, 中断 类型, 先进先出 fill 水平的 和 用户-定义
地方. 这 频道 号码 和 中断 类型 地方 是 hardwired.
在 这 “bid arbitration” 处理 所有 bids 从 使能 来源
是 提交, 同时发生地, 至 一个 内部的 中断 总线. 这
bidding 系统 和 formats 是 discussed 在 更多 detail 在
下列的 sections.
: 点此下载
