v3.0 9
ProASIC
加
flash 家族 fpgas
时钟 resources
这 proasic
加
家族 提供 powerful 和 有伸缩性的 控制
的 电路 定时 通过 这使用 的 相似物 电路系统. 各自
碎片 有 二 时钟 conditioning blocks containing 一个
阶段-锁 循环 (pll) 核心, 延迟 线条, 阶段 shifter (0
°
,
90
°
, 180
°
, 270
°
), 时钟 乘法器/dividers 和 所有 这
电路系统 需要 为 这 选择 和 interconnection 的
输入 至 这 global 网络 (因此 供应 双向的
进入 至 这 pll). 这个 准许 这 pll 块 至 驱动
输入 和/或者 输出 通过 这 二 global 线条 在 各自 一侧
的 这 碎片 (四 总的 线条). 这个 电路系统 是 discussed 在
更多 detail 在 这“proasicplus 时钟 管理
system” 部分 在 页 15.
时钟 trees
一个 的 这 主要的 architectural 益处 的 proasic
加
是
这 设置 的 电源 和 延迟 friendly global 网络.
ProASIC
加
提供 四 global trees. 各自 的 这些 trees 是
为基础 在 一个 网络 的 spines 和 ribs 那 reach 所有 这 tiles
在 它们的 regions (图示 7). 这个 有伸缩性的 时钟 tree
architecture 准许 用户 至 编排 向上 至 88 不同的
内部的/外部 clocks 在 一个 apa1000 设备. 详细信息 在
这 时钟 spines 和 各种各样的 numbers 的 这 家族 是 给
在表格 1 在 页 10.
这 有伸缩性的 使用 的 这 proasic
加
时钟 spine 准许 这
设计者 至 cope 和 一些 设计 (所需的)东西. 用户
implementing 时钟 resource intensive 产品 能
容易地 route 外部 或者 gated内部的 clocks 使用 global
routing spines. 用户 能 al所以 drastically 减少 延迟
penalties 和 保存 buffering resources 用 mapping 核心的
高-输出 nets 至 spines. for 设计 hints 在 使用 这些
特性, 谈及 至 actel’s
效率高的 使用 的 proasic 时钟
Trees
应用 便条.
便条:
这个 图示 显示 routing 为 仅有的 一个 global path.
图示 7 •
高 效能 global 网络
垫子 环绕
垫子 环绕
P
一个
D
R
在
G
i/o
R
在
G
i/o
R
在
G
Global
焊盘
Global
焊盘
高 performace
global 网络
global 网络
global spine
global ribs
scope 的 spine
(shaded 范围
加 local rams
和 i/os)
顶 spine
bottom spine
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