AD7836
–
9
–
rev. 一个
电源-在 和
CLR
低
这 输出 平台 的 这 ad7836 有 被 设计 至 准许
输出 稳固 在 电源-在. 如果
CLR
是 保持 低 在
电源-在, 然后 just 之后 电源 是 应用 至 这 ad7836, 这
situation 是 作 depicted 在 图示 14. g
1
, g
4
和 g
6
是 打开
当 g
2
, g
3
和 g
5
是 关闭.
DAC
G
1
G
3
V
输出
6k
G
6
G
4
G
5
G
2
DUTGND
R
R
图示 14. 输出 平台 和 v
DD
< 10 v
V
输出
是 保持 在里面 一个 few hundred millivolts 的 dutgnd 通过
G
5
和 一个 6k
Ω
电阻. 这个 薄的-影片 电阻 是 连接 在
并行的 和 这 增益 电阻器 的 这 输出 放大器. 这 输出-
放 放大器 是 连接 作 一个 统一体 增益 缓存区 通过 g
3
, 和 这
dutgnd 电压 是 应用 至 这 缓存区 输入 通过 g
2
. 这
放大器’s 输出 是 因此 在 这 一样 电压 作 这 dutgnd
管脚. 这 输出 平台 仍然是 配置 作 在 图示 14 直到
这 电压 在 v
DD
和 v
SS
reaches 大概
±
10 v. 用
now 这 输出 放大器 有 足够的 头上空间 至 handle sig-
nals 在 它的 输入 和 有 也 had 时间 至 settle. 这 内部的
电源-在 电路系统 opens g
3
和 g
5
和 closes g
4
和 g
6
. 这个
situation 是 显示 在 图示 15. now 这 输出 放大器 是
配置 在 它的 噪音 增益 配置 通过 g
4
和 g
6
. 这
dutgnd 电压 是 安静的 连接 至 这 同相 输入
通过 g2 和 这个 电压 呈现 在 v
输出
.
DAC
G
1
G
3
V
输出
6k
G
6
G
4
G
5
G
2
DUTGND
R
R
图示 15. 输出 平台 和 v
DD
> 10 v 和
CLR
低
V
输出
有 被 disconnected 从 这 dutgnd 管脚 用 这
opening 的 g
5
但是 将 追踪 这 电压 呈现 在 dutgnd
通过 这 配置 显示 在 图示 15.
当
CLR
是 带去 后面的 高, 这 输出 平台 是 配置 作
显示 在 图示 16. 这 内部的 控制 逻辑 closes g
1
和
opens g
2
. 这 输出 放大器 是 连接 在 一个 同相
增益 的 二 配置. 这 电压 那 呈现 在 这 vout
管脚 是 决定 用 这 数据 呈现 在 这 dac 寄存器. 至
设置 所有 输出 电压 至 这 一样 知道 状态, 一个 写 至
数据 reg e 和 这 sel 管脚 高 准许 所有 dac 寄存器
至 是 updated 和 这 一样 数据.
DAC
G
1
G
3
V
输出
6k
G
6
G
4
G
5
G
2
DUTGND
R
R
图示 16. 输出 平台 之后
CLR
是 带去 高
电源-在 和
CLR
高
如果
CLR
是 高 在 这 应用 的 电源 至 这 设备, 这
输出 stages 的 这 ad7836 是 配置 作 在 图示 17
当 v
DD
/v
SS
是 较少 比
±
10 v. g
1
是 关闭 和 g
2
是 打开
因此 连接 这 输出 的 这 dac 至 这 输入 的 它的
输出 放大器. g
3
和 g
5
是 关闭 当 g
4
和 g
6
是
打开 因此 连接 这 输出 放大器 作 一个 统一体 增益
缓存区. v
输出
是 连接 至 dutgnd 通过 g
5
通过 一个 6 k
Ω
电阻 直到 v
DD
和 v
SS
reach 大概
±
10 v.
DAC
G
1
G
3
V
输出
6k
G
6
G
4
G
5
G
2
DUTGND
R
R
图示 17. 输出 平台 powering 向上 和
CLR
高
当 v
DD
/v
SS
<
±
10 v
当 这 供应 reach
±
10 v, 这 内部的 电源 在 电路系统
opens g
3
和 g
5
和 closes g
4
和 g
6
configuring 这 输出
平台 作 显示 在 图示 18.
DAC
G
1
G
3
V
输出
6k
G
6
G
4
G
5
G
2
DUTGND
R
R
图示 18. 输出 平台 powering 向上 和
CLR
高
当 v
DD
/v
SS
>
±
10 v
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