else 如果 (使能 &放大; (adsc &放大; (adsp | ce_1)))
begin
#1.0;
如果 (~bw_en1) 排列_quad1[addr_reg_out] <= din[7:0];
如果 (~bw_en2) 排列_quad2[addr_reg_out] <= din[15:8];
如果 (~bw_en3) 排列_quad3[addr_reg_out] <= din[23:16];
如果 (~bw_en4) 排列_quad4[addr_reg_out] <= din[31:24];
终止
终止
// 输入 寄存器
总是 @(posedge clk)
begin
din <= #0.3 io;
终止
// 输出 寄存器
总是 @(posedge clk)
begin
#0.2;
#0.2;
如果 ( ~wr_reg_或者)
begin
dout[7 : 0] <= #0.2 排列_quad1 [addr_reg_out];
dout[15: 8] <= #0.2 排列_quad2 [addr_reg_out];
dout[23:16] <= #0.2 排列_quad3 [addr_reg_out];
dout[31:24] <= #0.2 排列_quad4 [addr_reg_out];
终止
终止
总是 @(posedge clk)
begin
#0.2;
如果 (wr_reg_或者)
数据_输出 <= din ;
else 如果 ( ~wr_reg_或者)
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