MC14LC5480
MOTOROLA
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长 框架 同步
长 框架 同步 是 这 工业 名字 为 一个 类型 的
clocking format 那 控制 这 转移 的 这 pcm 数据
words. (谈及 至 图示 2a.) 这 ‘‘frame 同步’’ 或者 ‘‘enable’’ 是
使用 为 二 明确的 同步 功能. 这 第一 是 至
同步 这 pcm 数据 文字 转移, 和 这 第二 是
至 控制 这 内部的 analog–to–digital 和 digital–to–analog
conversions. 这 期 ‘‘sync’’ 谈及 至 这 函数 的 syn-
chronizing 这 pcm 数据 文字 面向 或者 止 的 这 多路复用
串行 pcm 数据 总线, 这个 是 也 知道 作 一个 pcm 高-
方法. 这 期 ‘‘long’’ comes 从 这 持续时间 的 这 框架
同步 量过的 在 pcm 数据 时钟 循环. 长 框架 同步
定时 occurs 当 这 框架 同步 是 使用 直接地 作 这
pcm 数据 输出 驱动器 使能. 这个 结果 在 这 pcm 输出-
放 going 低 阻抗 和 这 rising 边缘 的 这 transmit
框架 同步, 和 remaining 低 阻抗 为 这 持续时间 的
这 transmit 框架 同步.
这 implementation 的 长 框架 同步 有 maintained
兼容性 和 被 优化 为 外部 clocking sim-
plicity. 这个 optimization 包含 这 pcm 数据 输出 going
低 阻抗 和 这 logical 和 的 这 transmit 框架
同步 (fst) 和 这 transmit 数据 位 时钟 (bclkt). 这 运算-
timization 也 包含 这 pcm 数据 输出 (dt) remaining
低 阻抗 直到 这 middle 的 这 lsb (七 和 一个 half
pcm 数据 时钟 循环) 或者 直到 这 fst 管脚 是 带去 低,
whichever occurs last. 这个 需要 这 框架 同步 至 是
大概 rising 边缘 排整齐 和 这 initiation 的 这
pcm 数据 文字 转移, 但是 这 框架 同步 做 不 有 一个
准确的 定时 必要条件 为 这 终止 的 这 pcm 数据 文字
转移. 这 设备 recognizes 长 框架 同步 clocking
当 这 框架 同步 是 使保持 高 为 二 consecutive 下落
edges 的 这 transmit 数据 时钟. 这 transmit 逻辑 decides
在 各自 框架 同步 whether 它 应当 interpret 这 next
框架 同步 脉冲波 作 一个 长 或者 一个 短的 框架 同步. 这个 de-
cision 是 使用 为 receive 电路系统 也. 这 设备 是 de-
signed 至 阻止 pcm 总线 contention 用 不 准许 这
pcm 数据 输出 至 go 低 阻抗 为 在 least 二 框架
同步 循环 之后 电源 是 应用 或者 当 coming 输出 的 这
powered 向下 模式.
这 receive 一侧 的 这 设备 是 设计 至 接受 这
一样 框架 同步 和 数据 时钟 作 这 transmit 一侧 和 至
是 能 至 获得 它的 自己的 transmit pcm 数据 文字. 因此 这
pcm 数字的 转变 needs 至 是 能 至 发生 仅有的 一个
类型 的 框架 同步 为 使用 用 两个都 transmit 和 receive 秒-
tions 的 这 设备.
这 logical 和 的 这 receive 框架 同步 和 这 receive
数据 时钟 tells 这 设备 至 开始 闭锁 这 8–bit 串行
文字 在 这 receive 数据 输入 在 这 下落 edges 的 这
receive 数据 时钟. 这 内部的 receive 逻辑 counts 这 re-
ceive 数据 时钟 循环 和 transfers 这 pcm 数据 文字 至
这 digital–to–analog 转换器 sequencer 在 这 ninth 数据
时钟 rising 边缘.
这个 设备 是 兼容 和 四 数字的 接口 模式.
至 确保 那 这个 设备 做 不 reprogram 它自己 为 一个 dif-
ferent 定时 模式, 这 bclkr 管脚 必须 改变 逻辑 状态
非 较少 比 每 125
µ
s. 这 最小 pcm 数据 位 时钟
频率 的 64 khz satisfies 这个 必要条件.
短的 框架 同步
短的 框架 同步 是 这 工业 名字 为 这 类型 的
clocking format 那 控制 这 转移 的 这 pcm 数据
words (谈及 至 图示 2b). 这 ‘‘frame 同步’’ 或者 ‘‘enable’’ 是
使用 为 二 明确的 同步 功能. 这 第一 是 至
同步 这 pcm 数据 文字 转移, 和 这 第二 是
至 控制 这 内部的 analog–to–digital 和 digital–to–analog
conversions. 这 期 ‘‘sync’’ 谈及 至 这 函数 的 syn-
chronizing 这 pcm 数据 文字 面向 或者 止 的 这 多路复用
串行 pcm 数据 总线, 这个 是 也 知道 作 一个 pcm 高-
方法. 这 期 ‘‘short’’ comes 从 这 持续时间 的 这 框架
同步 量过的 在 pcm 数据 时钟 循环. 短的 框架 同步
定时 occurs 当 这 框架 同步 是 使用 作 一个 ‘‘pre–syn-
chronization’’ 脉冲波 那 是 使用 至 tell 这 内部的 逻辑 至
时钟 输出 这 pcm 数据 文字 下面 完全 控制 的 这
数据 时钟. 这 短的 框架 同步 是 使保持 高 为 一个 下落
数据 时钟 边缘. 这 设备 输出 这 pcm 数据 文字 是-
ginning 和 这 下列的 rising 边缘 的 这 数据 时钟. 这个
结果 在 这 pcm 输出 going 低 阻抗 和 这 ris-
ing 边缘 的 这 transmit 数据 时钟, 和 remaining 低 im-
pedance 直到 这 middle 的 这 lsb (七 和 一个 half pcm
数据 时钟 循环).
这 设备 recognizes 短的 框架 同步 clocking 当
这 框架 同步 是 使保持 高 为 一个 和 仅有的 一个 下落 边缘
的 这 transmit 数据 时钟. 这 transmit 逻辑 decides 在 各自
框架 同步 whether 它 应当 interpret 这 next 框架 同步
脉冲波 作 一个 长 或者 一个 短的 框架 同步. 这个 decision 是 使用
为 receive 电路系统 也. 这 设备 是 设计 至 阻止
pcm 总线 contention 用 不 准许 这 pcm 数据 输出 至
go 低 阻抗 为 在 least 二 框架 同步 循环 之后
电源 是 应用 或者 当 coming 输出 的 这 powered 向下
模式.
这 receive 一侧 的 这 设备 是 设计 至 接受 这
一样 框架 同步 和 数据 时钟 作 这 transmit 一侧 和 至
是 能 至 获得 它的 自己的 transmit pcm 数据 文字. 因此 这
pcm 数字的 转变 needs 至 是 能 至 发生 仅有的 一个
类型 的 框架 同步 为 使用 用 两个都 transmit 和 receive 秒-
tions 的 这 设备.
这 下落 边缘 的 这 receive 数据 时钟 闭锁 一个 高
逻辑 水平的 在 这 receive 框架 同步 输入 tells 这 设备 至
开始 闭锁 这 8–bit 串行 文字 在 这 receive 数据 输入
在 这 下列的 第八 下落 edges 的 这 receive 数据 时钟.
这 内部的 receive 逻辑 counts 这 receive 数据 时钟
循环 和 transfers 这 pcm 数据 文字 至 这 digital–to–
相似物 转换器 sequencer 在 这 rising 数据 时钟 边缘 af-
ter 这 lsb 有 被 latched 在 这 设备.
这个 设备 是 兼容 和 四 数字的 接口 模式.
至 确保 那 这个 设备 做 不 reprogram 它自己 为 一个 dif-
ferent 定时 模式, 这 bclkr 管脚 必须 改变 逻辑 状态
非 较少 比 每 125
µ
s. 这 最小 pcm 数据 位 时钟
频率 的 64 khz satisfies 这个 必要条件.
interchip 数字的 link (idl)
这 interchip 数字的 link (idl) 接口 是 一个 的 二
标准 同步的 2b+d isdn 定时 接口 模式
和 这个 这个 设备 是 兼容. 在 这 idl 模式, 这 de-
恶行 能 communicate 在 也 的 这 二 64 kbps b chan-
nels (谈及 至 图示 2c 为 样本 定时). 这 idl 模式 是
选择 当 这 bclkr 管脚 是 使保持 高 为 二 或者 更多
fst (idl 同步) rising edges. 这 数字的 管脚 那 控制
这 transmit 和 receive pcm 文字 transfers 是 repro-
grammed 至 accommodate 这个 模式. 这 管脚 影响 是
fst, fsr, bclkt, dt, 和 dr. 这 idl 接口 组成 的
四 管脚: idl 同步 (fst), idl clk (bclkt), idl tx (dt),
和 idl rx (dr). 这 idl 接口 模式 提供 进入 至
两个都 这 transmit 和 receive pcm 数据 words 和 一般
控制 clocks 的 idl 同步 和 idl 时钟. 在 这个 模式, 这
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