ad1890/ad1891
–6–
rev. 0
输出 控制 信号
管脚 名字 号码 i/o 描述
bkpol_o 19 I 位 时钟 极性. lo: 正常的 模式. 输出 数据 是 有效的 在 rising edges 的 bclk_o, changed
在 下落. hi: inverted 模式. 输出 数据 是 有效的 在 下落 edges 的 bclk_o, changed 在 rising.
trglr_o 18 I 触发 在 l
R
_o. hi: 改变 在 l
R
_o 表明 beginning
1
的 有效的 输出 数据. lo: rising
边缘 的 wclk_o indicates beginning 的 有效的 输出 数据.
msbdly_o 17 I msb 延迟. hi: 输出 数据 是 delayed 一个 bclk_o 之后 也 l
R
_o (trglr_o = hi) 或者
wclk_o (trglr_o = lo) indicates 这 beginning 的 有效的 输出 数据. 包含 为 i
2
s 数据
format 兼容性. lo: 非 延迟.
Miscellaneous
管脚 名字 号码 i/o 描述
GPDLYS 1 I ad1890 仅有的: 组 delay—short. hi: 短的 组 延迟 模式 (
≈
700
µ
s). 更多 敏感的 至
改变 在 样本 比率 (l
R
clocks). lo: 长 组 延迟 模式 (
≈
3 ms). 更多 tolerant 的
样本 比率 改变. 这个 信号 将 是 异步的 和 遵守 至 mclk, 和 dynamically
changed, 但是 是 正常情况下 牵引的 向上 或者 牵引的 向下 在 一个 静态的 基准. ad1891: 短的 组 延迟
模式 仅有的; 这个 管脚 是 一个 n/c.
MCLK 2 I 主控 时钟 输入. nominally 16 mhz 为 抽样 发生率 (f
S
, 文字 比率) 从 8 khz 至
56 khz. 精确的 频率 是 不 核心的, 和 做 不 需要 至 是 同步 至 任何 其它 时钟
或者 possess 低 jitter.
重置
13 I 起作用的 lo 重置. 设置 hi 为 正常的 碎片 运作.
沉默的_o 16 O 沉默的 输出. hi indicates 那 数据 是 不 目前 有效的 预定的 至 读 和 写 先进先出 记忆
pointer overlap. lo indicates 正常的 运作.
沉默的_i 15 I 沉默的 输入. hi mutes 这 串行 输出 至 zeros (midscale). 正常情况下 连接 至 沉默的_o.
重置 lo 为 正常的 运作.
SETLSLW 28 I settle 慢速地 至 改变 在 样本 比率. hi: 慢-安排好 模式 (
≈
800 ms). 较少 敏感的 至
样本 时钟 jitter. lo: 快-安排好 模式 (
≈
200 ms). 一些 narrow-带宽 噪音 调制 将
结果 从 jitter 在 l
R
clocks. 这个 信号 将 是 异步的 和 遵守 至 mclk, 和
dynamically changed, 但是 是 正常情况下 牵引的 向上 或者 牵引的 向下 在 一个 静态的 基准.
n/c 9, 20 非 连接. 保留. 做 不 连接.
电源 供应 连接
管脚 名字 号码 i/o 描述
V
DD
7, 22 I 积极的 数字的 电压 供应.
地 8, 14, 21, 27 I 数字的 地面. 管脚 14 和 27 需要 不 是 decoupled.
便条
1
这 beginning 的 有效的 数据 将 是 delayed 用 一个 bclk_o 如果 msbdel_o 是 选择 (hl).
: 点此下载
