cd 系统 块 图解
管脚 产品
1. hf 信号 输入 电路; 管脚 11: efmin, 管脚 10: efmo, 管脚 9: efmo, 管脚 1: defi, 管脚 13: clv
+
一个 efm 信号 (nrz) sliced 在 一个 最优的 水平的 能 是 acquired
用 inputting 这 hf 信号 至 efmin.
这 lc78620e handles defects 作 跟随. 当 一个 高 水平的 是
输入 至 这 defi 管脚 (管脚 1), 这 efmo (管脚 9) 和 efmo (pin
10) 管脚 (这 slice 水平的 控制 输出) go 至 这 高-
阻抗 状态, 和 这 slice 水平的 是 使保持. 不管怎样, 便条 那
这个 函数 是 仅有的 有效的 在 clv 阶段 控制 模式, 那 是,
当 这 v/p 管脚 (管脚 15) 是 低. 这个 函数 能 是 使用 在
结合体 和 这 la9230m 和 la9231m def 管脚.
便条:如果 这 efmin 和 clv
+
信号 线条 是 too 关闭 至 各自
其它, unwanted 辐射 能 结果 在 错误 比率
降级. 我们 推荐 laying 一个 地面 或者 v
DD
shield 线条 在 这些 二 线条.
2. pll 时钟 一代 电路; 管脚 3: pdo, 管脚 5: iset, 管脚 7: fr, 管脚 21: pck
自从 这 lc78620e 包含 一个 vco 电路, 一个 pll 电路 能
是 formed 用 连接 一个 外部 rc 电路. iset 是 这
承担 打气 涉及 电流, pdo 是 这 vco 电路 循环
过滤, 和 fr 是 一个 电阻 那 确定 这 vco 频率
范围.
(涉及 值)
r1 = 68 k
Ω
, c1 = 0.1 µf
r2 = 680 k
Ω
, c2 = 0.1 µf
r3 = 5.1 k
Ω
便条: 我们 推荐 使用 一个 ±1.0% 容忍 (分级 f) carbon
firm 电阻 为 r3.
3. vco 监控; 管脚 21: pck
pck 是 一个 监控 管脚 那 输出 一个 平均 频率 的 4.3218 mhz, 这个 是 分隔 从 这 vco 频率.
4. 同步 发现 监控; 管脚 22: fseq
管脚 22 变得 高 当 这 框架 同步 (一个 积极的 极性 同步 信号) 从 这 efm 信号
读 在 用 pck 和 这 定时 发生 用 这 计数器 (这 interpolation 同步 信号) 同意. 这个 管脚 是
因此 一个 同步 发现 监控. (它 是 使保持 高 为 一个 单独的 框架.)
非. 5130-9/34
LC78620E
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