128-位 3d 多媒体 accelerator riva 128
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pcicbe[3:0]#
i/o 多路复用 总线 command 和 字节 使能 信号. 在 这 地址 阶段 的 一个 trans-
action
pcicbe[3:0]#
定义 这 总线 command, 在 这 数据 阶段
pcicbe[3:0]#
是
使用 作 字节 使能. 这 字节 使能 是 有效的 为 这 全部 数据 阶段 和 决定
这个 字节 lanes 包含 有效的 数据.
PCICBE[0]#
应用 至 字节 0 (lsb) 和
PCICBE[3]#
应用 至 字节 3 (msb).
当 连接 至 agp 这些 信号 carry 不同的 commands 比 pci 当 requests
是 正在 enqueued 使用
AGPPIPE#
. 有效的 字节 信息 是 提供 在 agp 写
transactions.
pcicbe[3:0]#
是 不 使用 在 这 返回 的 agp 读 数据.
PCIPAR
i/o parity. 这个 信号 是 这 甚至 parity 位 发生 横过
pciad[31:0]
和
pcicbe[3:0]#
.
PCIPAR
是 稳固的 和 有效的 一个 时钟 之后 这 地址 阶段. 为 数据
阶段
PCIPAR
是 稳固的 和 有效的 一个 时钟 之后 也
PCIIRDY#
是 asserted 在 一个 写
transaction 或者
PCITRDY#
是 asserted 在 一个 读 transaction. once
PCIPAR
是 有效的, 它
仍然是 有效的 直到 一个 时钟 之后 completion 的 这 电流 数据 阶段. 这 主控 驱动
PCIPAR
为 地址 和 写 数据 阶段; 这 目标 驱动
PCIPAR
为 读 数据
阶段.
PCIFRAME#
i/o 循环 框架. 这个 信号 是 驱动 用 这 电流 主控 至 表明 这 beginning 的 一个
进入 和 它的 持续时间.
PCIFRAME#
是 asserted 至 表明 那 一个 总线 transaction 是
beginning. 数据 transfers continue 当
PCIFRAME#
是 asserted. 当
PCIFRAME#
是
deasserted, 这 transaction 是 在 这 最终 数据 阶段.
PCIIRDY#
i/o initiator 准备好. 这个 信号 indicates 这 initiator’s (总线 主控’s) 能力 至 完全 这 cur-
rent 数据 阶段 的 这 transaction. 看 扩展 描述 为
PCITRDY#
.
当 连接 至 agp 这个 信号 indicates 这 initiator (agp 一致的 主控) 是 准备好
至 提供 所有 写 数据 为 这 电流 transaction. once
PCIIRDY#
是 asserted 为 一个 写
运作, 这 主控 是 不 允许 至 insert wait states. 这 assertion 的
PCIIRDY#
for
读, indicates 那 这 主控 是 准备好 至 转移 一个 subsequent 块 的 读 数据. 这
主控 是 从不 允许 至 insert 一个 wait 状态 在 这 最初的 块 的 一个 读 transaction.
不管怎样, 它 将 insert wait states 之后 各自 块 transfers.
PCITRDY#
i/o 目标 准备好. 这个 信号 indicates 这 目标’s (选择 设备的) 能力 至 完全 这
电流 数据 阶段 的 这 transaction.
PCITRDY#
是 使用 在 con接合面和
PCIIRDY#
. 一个 数据 阶段 是 完成 在 任何 时钟
当 两个都
PCITRDY#
和
PCIIRDY#
是 抽样 作 正在 asserted. 在 一个 读,
PCITRDY#
indicates 那 有效的 数据 是 呈现 在
pciad[31:0]
. 在 一个 写, 它 indicates
这 目标 是 准备好 至 接受 数据. wait 循环 是 inserted 直到 两个都
PCIIRDY#
和
PCITRDY#
是 asserted 一起.
当 连接 至 agp 这个 信号 indicates 这 agp 一致的 目标 是 准备好 至 提供
读 数据 为 这 全部 transaction (当 transaction 能 完全 在里面 四 clocks) 或者
是 准备好 至 转移 一个 (最初的 或者 subsequent) 块 的 数据, 当 这 转移 需要 更多
比 四 clocks 至 完全. 这 目标 是 允许 至 insert wait states 之后 各自 块
transfers 在 两个都 读 和 写 transactions.
PCISTOP#
i/o
PCISTOP#
indicates 那 这 电流 目标 是 requesting 这 主控 至 terminate 这 cur-
rent transaction.
PCIIDSEL
I initialization 设备 选择. 这个 信号 是 使用 作 一个 碎片 选择 在 配置 读
和 写 transactions.
为 agp 产品 便条 那 idsel 是 不 一个 管脚 在 这 agp 连接器. 这 riva 128
执行 这 设备 选择 decode 内部 在里面 它的 host 接口. 它 是 不 必需的 至
连接 这 ad16 信号 至 这 idsel 管脚 作 建议的 在 这 agp 规格.
PCIDEVSEL#
i/o 设备 选择. 当 行为 作 一个 输出
PCIDEVSEL#
indicates 那 这 riva 128 有
解码 这 pci 地址 和 是 claiming 这 电流 进入 作 这 目标. 作 一个 输入
PCIDEVSEL#
indicates whether 任何 其它 设备 在 这 总线 有 被 选择.
PCIREQ#
O 要求. 这个 信号 是 asserted 用 这 riva 128 至 表明 至 这 arbiter 那 它 desires 至
变为 主控 的 这 总线.
信号 i/o 描述
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