AD7840
rev. b
–7–
表格 iii. 并行的 模式 真实 表格
CS WR LDAC
函数
HX H
}
两个都 latches latched
XH H
L L H 输入 获得 transparent
HH L
}
输入 获得 latched
H X L dac 获得 transparent
X H L 相似物 输出 updated
ff
L 输入 获得 transparent
dac 获得 数据 转移 inhibited
L
g
L
}
输入 获得 是 latched
g
L
dac 获得 数据 转移 occurs
x = don’t 小心
图示 6. 并行的 模式 定时 图解
图示 7. ad7840 simplified 并行的 输入 控制 逻辑
串行 数据 format
这 串行 数据 format 是 选择 为 这 ad7840 用 连接
这
CS
/串行 线条 至 –5 v. 在 这个 情况, 这
WR
/
同步
,
d13/sdata, d12/sclk, d11/format 和 d10/justify
管脚 所有 假设 它们的 串行 功能. 这 unused 并行的 输入
应当 不 是 left unconnected 至 避免 噪音 pickup. 串行
数据 是 承载 至 这 输入 获得 下面 控制 的 sclk,
同步
和 sdata. 这 ad7840 expects 一个 16-位 stream 的 串行 数据
在 它的 sdata 输入. 串行 数据 必须 是 有效的 在 这 下落
边缘 的 sclk. 这
同步
输入 提供 这 框架 synchroni-
zation 信号 这个 tells 这 ad7840 那 有效的 串行 数据 将
是 有 为 这 next 16 下落 edges 的 sclk. 图示 8
显示 这 定时 图解 为 串行 数据 format.
图示 8. 串行 模式 定时 图解
虽然 16 位 的 数据 是 clocked 在 这 ad7840, 仅有的 14
位 go 在 这 输入 获得. 因此, 二 位 在 这 stream 是
don’t cares 自从 它们的 值 做 不 影响 这 输入 获得 数据.
这 顺序 和 位置 在 这个 这 ad7840 accepts 这 14 位
的 输入 数据 取决于 在之上 这 format 和 justify 在-
puts. 那里 是 四 不同的 输入 数据 模式 这个 能 是
选择 (看 表格 i 在 这 管脚 函数 描述 部分).
这 第一 模式 (m1) 假设 那 这 第一 二 位 的 这 输入
数据 stream 是 don’t cares, 这 第三 位 是 这 lsb 和 这 last
(或者 16th 位) 是 这 msb. 这个 模式 是 选择 用 tying 两个都 这
format 和 justify 管脚 至 一个 逻辑 0. 这 第二 模式
(m2; format = 0, justify = 1) 假设 那 这 第一 位 在
这 数据 stream 是 这 lsb, 这 fourteenth 位 是 这 msb 和
这 last 二 位 是 don’t cares. 这 第三 模式 (m3;
format= 1, justify 0) 假设 那 这 第一 二 位 在
这 stream 是 又一次 don’t cares, 这 第三 位 是 now 这 msb
和 这 sixteenth 位 是 这 lsb. 这 最终 模式 (m4; 为-
mat = 1, justify= 1) 假设 那 这 第一 位 是 这 msb,
这 fourteenth 位 是 这 lsb 和 这 last 二 位 的 这 stream
是 don’t cares.
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