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管脚 描述
管脚 非. 管脚 名字 描述
1-14 d13 (msb) 通过
d0 (lsb)
数字的 数据 位 13, (大多数 重大的 位) 通过 数字的 数据位 0, (least 重大的 位).
15 睡眠 控制 管脚 为 电源-向下 模式. 睡眠 模式 是起作用的 高; 连接 至 地面 为 正常的 模式. 睡眠
管脚 有 内部的 20
µ
一个 起作用的 pulldown 电流.
16 REFLO 连接 至 相似物 地面 至 使能 内部的 1.2v 涉及 或者 连接 至 av
DD
至 使不能运转 内部的
涉及.
17 REFIO 涉及 电压 输入 如果 内部的 涉及 是 无能. 涉及 电压 输出 如果 内部的 涉及 是
使能. 使用 0.
1µ
f cap 至 地面 当 内部的 涉及 是 使能.
18 FSADJ 全部 规模 电流 调整. 使用 一个 电阻 至 地面 至 调整 全部 规模 输出 电流. 全部 规模 输出
电流 = 32 x v
FSADJ
/r
设置
.
19 COMP1 为 使用 在 减少 带宽/噪音. 推荐: 连接 0.1
µ
f 至 av
DD
.
21 IOUTB 这 complimentary 电流 输出 的 这 设备. 全部规模 输出 电流 是 达到 当 所有 输入 位
是 设置 至 二进制的 0.
22 IOUTA 电流 输出 的 这 设备. 全部 规模 输出 current 是 达到 当 所有 输入 位 是 设置 至 二进制的 1.
23 COMP2 连接 0.1
µ
f 电容 至 acom.
24 AV
DD
相似物 供应 (+3v 至 +5v).
20, 25 ACOM 连接 至 相似物 地面.
26 DCOM 连接 至 数字的 地面.
27 DV
DD
数字的 供应 (+3v 至 +5v).
28 CLK 时钟 输入. 输入 数据 至 这 dac passes through 这 “master” latches 当 这 时钟 是 低 和 是
latched 在 这 “master” latches 当 这 时钟 是高. 数据 提交 至 这 “slave” 获得 passes
通过 当 这 时钟 是 逻辑 高 和 是 latched 在 这 “slave” latches 当 这 时钟 是 逻辑 低.
足够的 建制 时间 必须 是 允许 为 这 msbs 至 通过 通过 这 温度计 解码器 在之前 这
时钟 变得 高. 这个 主控-从动装置 arrangement comprises 一个 边缘-triggered flip-flop, 和 这 dac
正在 updated 在 这 rising 时钟 边缘. 它 是 推荐 那 这 时钟 边缘 是 skewed 此类 那 建制
时间 是 大 比 这 支撑 时间.
HI5960
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