AD6620
–5–rev. 0
定时 特性
(c
加载
= 40 pf 所有 输出)
测试 AD6620AS
参数 (情况) 温度 水平的 最小值 典型值 最大值 单位
clk 定时 (所需的)东西:
t
CLK
clk 时期 全部 I 15.4 ns
t
CLKL
clk 宽度 低 全部 IV 7.0 0.5
×
t
CLK
ns
t
CLKH
clk 宽度 高 全部 IV 7.0 0.5
×
t
CLK
ns
重置 定时 (所需的)东西:
t
RESL
重置
宽度 低 全部 I 30.0 ns
输入 数据 定时 (所需的)东西:
t
SI
输入
1
至 clk 建制 时间 全部 IV –1.0 ns
t
HI
输入
1
至 clk 支撑 时间 全部 IV 6.5 ns
并行的 输出 切换 特性:
t
DPR
clk 至 out[15:0] 上升 延迟 全部 IV 8.0 19.5 ns
t
DPF
clk 至 out[15:0] 下降 延迟 全部 IV 7.5 19.5 ns
t
DPR
clk 至 dv
输出
上升 延迟 全部 IV 6.5 19.0 ns
t
DPF
clk 至 dv
输出
下降 延迟 全部 IV 5.5 11.5 ns
t
DPR
clk 至 i
QOUT
上升 延迟 全部 IV 7.0 19.5 ns
t
DPF
clk 至 i
QOUT
下降 延迟 全部 IV 6.0 13.5 ns
t
DPR
clk 至 一个
BOUT
上升 延迟 全部 IV 7.0 19.5 ns
t
DPF
clk 至 一个
BOUT
下降 延迟 全部 IV 5.5 13.5 ns
同步 定时 (所需的)东西:
t
SY
同步
2
至 clk 建制 时间 全部 IV –1.0 ns
t
HY
同步
2
至 clk 支撑 时间 全部 IV 6.5 ns
同步 切换 特性:
t
DY
clk 至 同步
3
延迟 时间 全部 V 7.0 23.5 ns
串行 输入 定时:
t
SSI
sdi 至 sclk
t
建制 时间 全部 IV 1.0 ns
t
HSI
sdi 至 sclk
t
支撑 时间 全部 IV 2.0 ns
t
HSRF
sdfs 至 sclk
u
支撑 时间 全部 IV 4.0 ns
t
SSF
sdfs 至 sclk
t
建制 时间
4
全部 IV 1.0 ns
t
HSF
sdfs 至 sclk
t
支撑 时间
4
全部 IV 2.0 ns
串行 框架 输出 定时:
t
DSE
SCLK
u
至 sdfe 延迟 时间 全部 IV 3.5 11.0 ns
t
SDFEH
sdfe 宽度 高 全部 V t
SCLK
ns
t
DSO
SCLK
u
至 sdo 延迟 时间 全部 IV 4.5 11.0 ns
sclk 切换 特性, sbm = “1”
:
t
SCLK
sclk 时期
3
全部 I 2
×
t
CLK
ns
t
SCLKL
sclk 宽度 低 全部 V 0.5
×
t
SCLK
ns
t
SCLKH
sclk 宽度 高 全部 V 0.5
×
t
SCLK
ns
t
SCLKD
clk 至 sclk 延迟 时间 全部 V 6.5 13.0 ns
S
erial 框架 定时
,
sbm = “1”
:
t
DSF
SCLK
u
至 sdfs 延迟 时间 全部 IV 1.0 4.0 ns
t
SDFSH
sdfs 宽度 高 全部 V t
SCLK
ns
sclk 定时 (所需的)东西, sbm
=
“0”
:
t
SCLK
sclk 时期 全部 I 15.4 ns
t
SCLKL
sclk 宽度 低 全部 IV 0.4
×
t
SCLK
0.5
×
t
SCLK
ns
t
SCLKH
sclk 宽度 高 全部 IV 0.4
×
t
SCLK
0.5
×
t
SCLK
ns
注释
1
规格 pertains 至: in[15:0], exp[2:0], 一个/b.
2
规格 pertains 至: 同步_nco, 同步_cic, 同步_rcf.
3
sclk 时期 将 是
≥
2
×
t
CLK
当 ad6620 是 串行 总线 主控 (sbm = 1) 取决于 在 这 sdiv 文字.
4
sdfs 建制 和 支撑 时间 必须 是 符合, 甚至 当 配置 作 输出, 自从 内部 这 信号 是 抽样 在 这 垫子.
规格 主题 至 改变 没有 注意.
: 点此下载
