rev. 一个
–8–
AD1859
选项 为 相似物 de-emphasis 处理
这 ad1859 包含 三 管脚 为 implementing 一个 外部
相似物 50/15
µ
s (或者 possibly 这 ccitt j. 17) de-emphasis fre-
quency 回馈 典型的. 一个 控制 管脚 deemp (管脚 2)
使能 de-emphasis 当 它 是 asserted hi. 二 相似物 输出-
puts, empl (管脚 3) 和 empr (管脚 26) 是 使用 至 转变 这
必需的 相似物 组件 在 这 输出 平台 的 这ad1859.
一个 相似物 implementation 的 de-emphasis 是 更好的 至 一个 数字的
implementation 在 一些 方法. 它 是 一般地 更小的 噪音, 自从
数字的 de-emphasis 是 通常地 创建 使用 recursive iir 过滤,
这个 inject 限制 循环 噪音. 也 这 数字的de-emphasis 是 是-
ing 应用 在 front 的 这 primary 相似物 噪音 一代 源,
这 dacmodulator, 和 它的 高 频率 噪音 contributions
是 不 attenuated. 一个 相似物 de-emphasis 电路 是 向下-
stream 从 这 相当地 “noisy” dac modulator 和 因此 pro-
vides 一个 更多 有效的 噪音 减少 role (这个 是 这 原来的
intent 的 这 emphasis/de-emphasis scheme). 一个最终 关键 advan-
tage 的 相似物 de-emphasis 是 那 它 是 样本 比率 invariant, 所以
那 用户 能 全部地 exploit 这 样本 比率 范围 的这 ad1859
和 同时发生地 使用 de-emphasis. 数字的 implementations gen-
erally 仅有的 支持 fixed, 标准 样本 比率.
数字的 阶段 锁 循环
这 数字的 pll 是 adaptive, 和 locks 至 这 应用 样本 比率
(在 这 l
R
clk 管脚 13) 在 100 ms 至 200 ms. 这 数字的 pll
是 initially 在 “fast” 模式, 和 一个 宽 锁 俘获 带宽.
这 阶段 探测器 automatically switches 这 循环 过滤 在
“slow” 模式 作 阶段 锁 是 gradually 得到. 这 循环
带宽 是 15 hz 在 慢 模式. 自从 这 循环 过滤 是 第一
顺序, 这 数字的 pll 将 reject jitter 在 这 left/
正确的
时钟
在之上 15 hz, 和 一个 attenuation 的 6 db 每 octave. 这 jitter
拒绝 频率 回馈 是 显示 在 图示 1.
–60
–42
–54
15
–48
0
–24
–36
–30
–18
–12
–6
0
153607680384019209604802401206030
jitter attenuation – db
hz 在之上 或者 在下 这 样本 频率
图示 1. 数字的 pll jitter 拒绝
运行 特性
串行 数据 输入 端口
这 ad1859 使用 这 频率 的 这 left/
正确的
输入 时钟 至
决定 这 输入 样本 比率. l
R
clk 必须 run continu-
ously 和 转变 两次 每 立体的 样本 时期 (除了 在
这 left-justified dsp 串行 端口 样式 模式, 当 它 transitions
四 时间 每 立体的 样本 时期). 这 位 时钟 (bclk) 是
边缘 敏感的 和 将 是 使用 在 一个 gated 或者 burst 模式 (i.e., 一个
stream 的 脉冲 在 数据 传递 followed 用 时期 的
inactivity). 这 位 时钟 是 仅有的 使用 至 写 这 音频的 数据
在 这 串行 输入 端口. 它 是 重要的 那 这 left/
正确的
时钟
是 “clean” 和 monotonic rising 和 下落 边缘 transitions 和
非 过度的 越过 或者 undershoot 这个 可以 导致 false
时钟 triggering 的 这 ad1859.
这 ad1859’s 有伸缩性的 串行 数据 输入 端口 accepts 数据 在
twos-complement, msb-第一 format. 这 left 频道 数据
地方 总是 precedes 这 正确的 频道 数据 地方. 这 输入
数据 组成 的 也 16 或者 18 位, 作 established 用 这 18/
16
输入 控制 (管脚 8). 所有 数字的 输入 是 指定 至 ttl
逻辑 水平. 这 输入 数据 端口 是 配置 用 控制 管脚.
串行 输入 端口 模式
这 ad1859 使用 二 多路复用 输入 管脚 至 控制 这
模式 配置 的 这 输入 数据 端口. idpm0 和 idpm1
程序 这 输入 数据 端口 模式 作 跟随:
IDPM1 IDPM0 串行 输入 端口 模式
LO LO 正确的-justified (看 图示 2)
LO HI I
2
s-justified (看 图示 3)
HI LO left-justified (看 图示 4)
HI HI left-justified dsp 串行 端口 样式
(看 图示 5)
图示 2 显示 这 正确的-justified 模式. l
R
clk 是 hi 为 这
left 频道, 和 lo 为 这 正确的 频道. 数据 是 有效的 在 这
rising 边缘 的 bclk. 这 msb 是 delayed 14-位 时钟 时期
(在 18-位 输入 模式) 或者 16-位 时钟 时期 (in 16-bit 输入
模式) 从 一个 l
R
clk 转变, 所以 那 当 那里 是 64
bclk 时期 每 l
R
clk 时期, 这 lsb 的 这 数据 将 是
正确的-justified 至 这 next l
R
clk 转变.
msb-1 msb-2
LSB+2 LSB+1
LSB MSB
msb-1
msb-2
LSB
LSB+2 LSB+1
LSB
left 频道
正确的 频道
MSB
BCLK
输入
SDATA
输入
LRCLK
输入
图示 2. 正确的-justified 模式
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