rev. 一个
AD1853
–5–
管脚 函数 描述
管脚 输入/输出 管脚 名字 描述
1 I DGND 数字的 地面.
2 I MCLK 主控 时钟 输入. 连接 至 一个 外部 时钟 源. 看 表格 ii 为 容许的
发生率.
3 I CLATCH 获得 输入 为 控制 数据. 这个 输入 是 rising-边缘 敏感的.
4 I CCLK 控制 时钟 输入 为 控制 数据. 控制 输入 数据 必须 是 有效的 在 这 rising 边缘
的 cclk. cclk 将 是 持续的 或者 gated.
5 I CDATA 串行 控制 输入, msb 第一, containing 16 位 的 unsigned 数据. 使用 为 specifying
控制 信息 和 频道-明确的 attenuation.
6 I INT4
×
assert hi 至 选择 interpolation 比率 的 4
×
, 为 使用 和 翻倍-速 输入 (88 khz 或者
96 khz). assert lo 至 选择 8
×
interpolation 比率.
7 I INT2
×
assert hi 至 选择 interpolation 比率 的 2
×
, 为 四方形-速 输入 (176 khz 或者 192 khz).
assert lo 至 选择 8
×
interpolation 比率.
8 O ZEROR 正确的 频道 零 标记 输出. 这个 管脚 变得 hi 当 正确的 频道 有 非 信号
输入 为 更多 比 1024 lr 时钟 循环.
9 I DEEMP de-emphasis. 数字的 de-emphasis 是 使能 当 这个 输入 信号 是 hi. 这个 是 使用 至
impose 一个 50
µ
s/15
µ
s 回馈 典型的 在 这 输出 音频的 spectrum 在 一个 assumed
44.1 khz 样本 比率. 曲线 为 32 khz 和 48 khz 样本 比率 将 是 选择 通过
spi 控制 寄存器.
10 I IREF 连接 要点 为 外部 偏差 电阻. 电压 使保持 在 v
REF
.
11 I AGND 相似物 地面.
12 O OUTL+ left 频道 积极的 线条 水平的 相似物 输出.
13 O OUTL– left 频道 负的 线条 水平的 相似物 输出.
14 O FILTR 电压 涉及 过滤 电容 连接. 绕过 和 分离 这 电压 谈及-
ence 和 并行的 10
µ
f 和 0.1
µ
f 电容 至 这 agnd (管脚 11).
15 I FCR 过滤 cap 返回 管脚 为 cap 连接 至 filtb (管脚 19).
16 O OUTR– 正确的 频道 负的 线条 水平的 相似物 输出.
17 O OUTR+ 正确的 频道 积极的 线条 水平的 相似物 输出.
18 I AVDD 相似物 电源 供应. 连接 至 相似物 +5 v 供应.
19 O FILTB 过滤 电容 连接, 连接 10
µ
f 电容 至 fcr (管脚 15).
20 I IDPM1 输入 串行 数据 端口 模式 控制 一个. 和 idpm0, 定义 一个 的 四 串行 模式.
21 I IDPM0 输入 串行 数据 端口 模式 控制 零. 和 idpm1, 定义 一个 的 四 串行 模式.
22 O ZEROL left 频道 零 标记 输出. 这个 管脚 变得 hi 当 left 频道 有 非 信号 输入
为 更多 比 1024 lr 时钟 循环.
23 I 沉默的 沉默的. assert hi 至 沉默的 两个都 立体的 相似物 输出. deassert lo 为 正常的 运作.
24 I
RST 重置
. 这 ad1853 是 放置 在 一个 重置 状态 当 这个 管脚 是 使保持 lo. 这 ad1853 是
重置 在 这 rising 边缘 的 这个 信号. 这 串行 控制 端口 寄存器 是 重置 至 这
default 值. 连接 hi 为 正常的 运作.
25 I l/
R
CLK left/
正确的
时钟 输入 为 输入 数据. 必须 run continuously.
26 I BCLK 位 时钟 输入 为 输入 数据.
27 I SDATA 串行 输入, msb 第一, containing 二 途径 的 16/18/20/24 位 twos-complement
数据.
28 I DVDD 数字的 电源 供应 连接 至 数字的 +5 v 供应.
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