ad7237a/ad7247a
rev. 0
–9–
图示 6. ad7237a 输入 控制 逻辑
表格 ii. ad7237a 真实 表格
CS WR
A1 A0
LDAC
函数
1 X X X 1 非 数据 转移
X 1 X X 1 非 数据 转移
0 0 0 0 1 dac 一个 ls 输入 获得 transparent
0 0 0 1 1 dac 一个 ms 输入 获得 transparent
0 0 1 0 1 dac b ls 输入 获得 transparent
0 0 1 1 1 dac b ms 输入 获得 transparent
1 1 X X 0 dac 一个 和 dac b dac latches
updated 同时发生地 从 这
各自的 输入 latches
x = don’t 小心.
不管怎样, 小心 必须 是 带去 当 exercising
LDAC
在 一个
写 循环. 如果 一个
LDAC
运作 overlaps 一个
CS
和
WR
运算-
限定, 那里 是 一个 possibility 的 invalid 数据 正在 latched 至 这
输出. 至 避免 这个,
LDAC
必须 仍然是 低 之后
CS
或者
WR
返回 高 为 一个 时期 equal 至 或者 更好 比 t
8
, 这 迷你-
mum
LDAC
脉冲波 宽度.
图示 7. ad7237a 写 循环 定时 图解
表格 i. ad7247a 真实 表格
CSA CSB WR
函数
X X 1 非 数据 转移
1 1 X 非 数据 转移
0 1 0 dac 一个 获得 transparent
1 0 0 dac b 获得 transparent
0 0 0 两个都 dac latches transparent
x = don’t 小心
接口 逻辑 information—ad7237a
这 输入 加载 结构 在 这 ad7237a 是 配置 为
接合 至 微处理器 和 一个 8-位-宽 数据 总线. 这
部分 包含 二 12-位 latches 每 dac—an 输入 获得 和 一个
dac 获得. 各自 输入 获得 是 更远 subdivided 在 一个 least
重大的 8-位 获得 和 一个 大多数 重大的 4-位 获得. 仅有的
这 数据 使保持 在 这 dac latches 确定 这 输出 从
这 部分. 这 输入 控制 逻辑 为 这 ad7237a 是 显示 在
图示 6, 当 这 写 循环 定时 图解 是 显示 在
图示 7.
CS
,
WR
, a0 和 a1 控制 这 加载 的 数据 至 这 输入
latches. 这 第八 数据 输入 接受 正确的-justified 数据. 数据
能 是 承载 至 这 输入 latches 在 任何 sequence. 提供
那
LDAC
是 使保持 高, 那里 是 非 相似物 输出 改变 作 一个
结果 的 加载 数据 至 这 输入 latches. 地址 线条 a0 和
a1 决定 这个 获得 数据 是 承载 至 当
CS
和
WR
是 低. 这 选择 的 这 输入 latches 是 显示 在 这 真实
表格 为 ad7237a 运作 在 表格 ii.
这
LDAC
输入 控制 这 转移 的 12-位 数据 从 这
输入 latches 至 这 dac latches. 两个都 dac latches, 和 hence
两个都 相似物 输出, 是 updated 在 这 一样 时间. 这
LDAC
信号 是 水平的 triggered, 和 数据 是 latched 在 这 dac 获得
在 这 rising 边缘 的
LDAC
. 这
LDAC
输入 是 异步的
和 独立 的
WR
. 这个 是 有用的 在 许多 产品
特别 在 这 同时发生的 updating 的 多样的 ad7237as.
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