ad7245a/ad7248a
rev. 一个
–8–
电路 信息
d/一个 部分
这 ad7245a/ad7248a 包含 一个 12-位 电压 模式 digi-
tal-至-相似物 转换器. 这 输出 电压 从 这 转换器
有 这 一样 积极的 极性 作 这 涉及 电压 准许
单独的 供应 运作. 这 涉及 电压 为 这 dac 是
提供 用 一个 在-碎片 buried 齐纳 二极管.
这 dac 组成 的 一个 高级地 稳固的, 薄的-影片, r–2r ladder 和
twelve 高-速 nmos 单独的-柱子, 翻倍-throw switches.
这 simplified 电路 图解 为 这个 dac 是 显示 在 图示 1.
图示 1. d/一个 simplified 电路 图解
这 输入 阻抗 的 这 dac 是 代号 依赖 和 能
相异 从 8 k
Ω
至 infinity. 这 输入 电容 也 varies
和 代号, 典型地 从 50 pf 至 200 pf.
运算 放大 部分
这 输出 的 这 电压 模式 d/一个 转换器 是 缓冲 用 一个
同相 cmos 放大器. 这 用户 有 进入 至 二 增益
设置 电阻器 这个 能 是 连接 至 准许 不同的 输出-
放 电压 范围 (discussed 后来的). 这 缓存区 放大器 是 ca-
pable 的 developing 向上 至 10 v 横过 一个 2 k
Ω
加载 至 地.
这 输出 放大器 能 是 运作 从 一个 单独的 积极的
电源 供应 用 tying v
SS
= agnd = 0 v. 这 放大器 能
也 是 运作 从 双 供应 至 准许 一个 双极 输出
范围 的 –5 v 至 +5 v. 这 有利因素 的 having 双 供应
为 这 单极的 输出 范围 是 faster 安排好 时间 至 电压
near 0 v, 全部 下沉 能力 的 2.5 毫安 maintained 在 这 en-
tire 输出 范围 和 除去 的 这 影响 的 负的 补偿
在 这 转移 典型的 (概述 先前). 图示 2
显示 这 下沉 能力 的 这 放大器 为 单独的 供应
运作.
图示 2. 典型 单独的 供应 下沉 电流 vs.
输出 电压
这 小 信号 (200 mv p-p) 带宽 的 这 输出 缓存区
放大器 是 典型地 1 mhz. 这 输出 噪音 从 这 放大器-
fier 是 低 和 一个 图示 的 25 nv/
√
Hz
在 一个 频率 的 1 khz.
这 broadband 噪音 从 这 放大器 有 一个 典型 顶峰-至-
顶峰 图示 的 150
µ
v 为 一个 1 mhz 输出 带宽. 那里 是
非 重大的 区别 在 这 输出 噪音 在 单独的 和
双 供应 运作.
电压 涉及
这 ad7245a/ad7248a 包含 一个 内部的 低 噪音 buried
齐纳 二极管 涉及 这个 是 修整 为 绝对 精度
和 温度 系数. 这 涉及 是 内部 con-
nected 至 这 dac. 自从 这 dac 有 一个 能变的 输入 imped-
ance 在 它的 涉及 输入 这 齐纳 二极管 涉及 是 缓冲.
这个 缓冲 涉及 是 有 至 这 用户 至 驱动 这 cir-
cuitry 必需的 为 双极 输出 范围. 它 能 是 使用 作 一个 ref-
erence 为 其它 部分 在 这 系统 提供 它 是 externally
缓冲. 这 涉及 将 给 长-期 稳固 comparable
和 这 最好的 分离的 齐纳 涉及 二极管. 这 效能
的 这 ad7245a/ad7248a 是 指定 和 内部的 涉及,
和 所有 这 测试 和 修整 是 完毕 和 这个 涉及. 这
涉及 应当 是 decoupled 在 这 ref 输出 管脚 和 recom-
mended 解耦 组件 是 10
µ
f 和 0.1
µ
f capaci-
tors 在 序列 和 一个 10
Ω
电阻. 一个 simplified 图式 的 这
涉及 电路系统 是 显示 在 图示 3.
图示 3. 内部的 涉及
数字的 部分
这 ad7245a/ad7248a 数字的 输入 是 兼容 和 ei-
ther ttl 或者 5 v cmos 水平. 所有 数据 输入 是 静态的 pro-
tected mos 门 和 典型 输入 电流 的 较少 比 1 na.
这 控制 输入 下沉 高等级的 电流 (150
µ
一个 最大值) 作 一个 结果
的 这 快 数字的 接合. 内部的 输入 保护 的 所有
逻辑 输入 是 达到 用 在-碎片 distributed 二极管.
这 ad7245a/ad7248a 特性 一个 非常 低 数字的 feedthrough
图示 的 10 nv-s 在 一个 5 v 输出 范围. 这个 是 预定的 至 这 volt-
age 模式 配置 的 这 dac. 大多数 的 这 impulse 是 交流-
tually 作 一个 结果 的 feedthrough 横过 这 包装.
接口 逻辑 information—ad7245a
表格 i 显示 这 真实 表格 为 ad7245a 运作. 这 部分
包含 二 12-位 latches, 一个 输入 获得 和 一个 dac 获得.
CS
和
WR
控制 这 加载 的 这 输入 获得 当
LDAC
con-
trols 这 转移 的 信息 从 这 输入 获得 至 这
dac 获得. 所有 控制 信号 是 水平的 triggered; 和 因此,
也 或者 两个都 latches 将 是 制造 transparent, 这 输入 获得
用 keeping
CS
和
WR
“low”, 这 dac 获得 用 keeping
LDAC
“low.” 输入 数据 是 latched 在 这 rising 边缘 的
WR
.
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