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涉及 精度 (所需的)东西
这 转换器 能 是 运作 在 一个 pseudo-比率计
模式 或者 一个 绝对 模式. 在 比率计 转换器 applica-
tions, 这 巨大 的 这 涉及 电压 是 一个 因素 在
两个都 这 输出 的 这 源 transducer 和 这 输出 的
这 一个/d 转换器 和 因此 cancels 输出 在 这 final digi-
tal 输出 代号. 在 绝对 转换 产品, 两个都 这
最初的 值 和 这 温度 稳固 的 这 涉及
电压 是 重要的 精度 factors 在 这 运作 的 这
一个/d 转换器. 为 v
REF
/2 电压 的 2.5v 名义上的 值,
最初的 errors 的
±
10mv 将 导致 转换 errors 的
±
1
lsb 预定的 至 这 增益 的 2 的 这 v
REF
/2 输入. 在 减少
span 产品, 这 最初的 值 和 这 稳固 的 这
V
REF
/2 输入 电压 变为 甚至 更多 重要的. 为
例子, 如果 这 span 是 减少 至 2.5v, 这 相似物 输入 lsb
电压 值 是 correspondingly 减少 从 20mv (5v
span) 至 10mv 和 1 lsb 在 这 v
REF
/2 输入 变为
5mv. 作 能 是 seen, 这个 减少 这 允许 最初的 toler-
ance 的 这 涉及 电压 和 需要 correspondingly
较少 绝对 改变 和 温度 变化. 便条 那
spans 小 比 2.5v 放置 甚至 tighter (所需的)东西 在
这 最初的 精度 和 稳固 的 这 涉及 源.
在 一般, 这 涉及 电压 将 需要 一个 最初的
调整. errors 预定的 至 一个 improper 值 的 涉及
电压 呈现 作 全部 规模 errors 在 这 一个/d 转移 func-
tion. ic 电压 regulators 将 是 使用 为 references 如果 这
包围的 温度 改变 是 不 过度的.
零 错误
这 零 的 这 一个/d 做 不 需要 调整. 如果 这
最小 相似物 输入 电压 值, v
ln(mln)
, 是 不 地面, 一个
零 补偿 能 是 完毕. 这 转换器 能 是 制造 至 输出
0000 0000 数字的 代号 为 这个 最小 输入 电压 用 偏差-
ing 这 一个/d v
在(-)
输入 在 这个 v
ln(mln)
值 (看 产品
部分). 这个 运用 这 差别的 模式 运作 的 这 一个/d.
这 零 错误 的 这 一个/d 转换器 relates 至 这 location 的
这 first riser 的 这 转移 函数 和 能 是 量过的 用
grounding 这 v
在(-)
输入 和 应用 一个 小 巨大
积极的 电压 至 这 v
在(+)
输入. 零 错误 是 这 区别
在 这 真实的 直流 输入 电压 这个 是 需要 至
just 导致 一个 输出 数字的 代号 转变 从 0000 0000 至
0000 0001 和 这 完美的
1
/
2
lsb 值 (
1
/
2
lsb = 9.8mv 为
V
REF
/2 = 2.500v).
全部 规模 调整
这 全部 规模 调整 能 是 制造 用 应用 一个
差别的 输入 电压 这个 是 1
1
/
2
lsb 向下 从 这
desired 相似物 全部 规模 电压 范围 和 然后 调整
这 巨大 的 这 v
REF
/2 输入 (管脚 9) 为 一个 数字的 输出
代号 这个 是 just changing 从 1111 1110 至 1111 1111.
当 offsetting 这 零 和 使用 一个 span-调整 v
REF
/2
电压, 这 全部 规模 调整 是 制造 用 inputting v
MlN
至 这 v
在(-)
输入 的 这 一个/d 和 应用 一个 电压 至 这
V
在(+)
输入 这个 是 给 用:
,
在哪里:
V
最大值
= 这 高 终止 的 这 相似物 输入 范围,
和
V
最小值
= 这 低 终止 (这 补偿 零) 的 这 相似物 范围.
(两个都 是 地面 关联.)
clocking 选项
这 时钟 为 这 一个/d 能 是 获得 从 一个 外部 源
此类 作 这 cpu 时钟 或者 一个 外部 rc 网络 能 是
增加 至 提供 自-clocking. 这 clk 在 (管脚 4) 制造
使用 的 一个 施密特 触发 作 显示 在 图示 16.
重的 电容的 或者 直流 加载 的 这 clk r 管脚 应当 是
避免 作 这个 将 disturb 正常的 转换器 运作.
负载 较少 比 50pf, 此类 作 驱动 向上 至 7 一个/d 转换器
时钟 输入 从 一个 单独的 clk r 管脚 的 1 转换器, 是
允许. 为 大 时钟 线条 加载, 一个 cmos 或者 低 电源
ttl 缓存区 或者 pnp 输入 逻辑 应当 是 使用 至 降低 这
加载 在 这 clk r 管脚 (做 不 使用 一个 标准 ttl 缓存区).
重新开始 在 一个 转换
如果 这 一个/d 是 restarted (
cs 和 wr go 低 和 返回 高)
在 一个 转换, 这 转换器 是 重置 和 一个 新 con-
版本 是 started. 这 输出 数据 获得 是 不 updated 如果 这
转换 在 progress 是 不 完成. 这 数据 从 这
previous 转换 仍然是 在 这个 获得.
持续的 conversions
在 这个 应用, 这
cs 输入 是 grounded 和 这 WR
输入 是 系 至 这
intr 输出. 这个 wr 和 intr node
应当 是 短促地 强迫 至 逻辑 低 下列的 一个 电源-
向上 循环 至 insure 电路 运作. 看 图示 17 为 详细信息.
图示 15. 处理
±
5v 相似物 输入 范围
V
在(-)
R
5V
V
在
±
5V
R
V
在(+)
(v
REF
)
V+
20
10
µ
F
6
7
+
adc0802-
ADC0804
V
在 +
()
f
SADJ
V
最大值
1.5
V
最大值
V
最小值
–
()
256
-----------------------------------------
–=
clk r
4
clk 在
CLK
adc0802-
ADC0804
f
CLK
≅
19
R
C
1
1.1 rc
R
≅
10k
Ω
图示 16. 自-clocking 这 一个/d
adc0802, adc0803, adc0804
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