rev. 0
ADE7756
–5–
定时 特性
1, 2
参数 一个, b 版本 单位 测试 情况/comments
写 定时
t
1
20 ns (最小值)
CS
下落 边缘 至 第一 sclk 下落 边缘.
t
2
150 ns (最小值) sclk 逻辑 高 pulsewidth.
t
3
150 ns (最小值) sclk 逻辑 低 pulsewidth.
t
4
10 ns (最小值) 有效的 数据 建制 时间 在之前 下落 边缘 的 sclk.
t
5
5 ns (最小值) 数据 支撑 时间 之后 sclk 下落 边缘.
t
6
6.4
µ
s (最小值) 最小 时间 在 这 终止 的 数据 字节 transfers.
t
7
4
µ
s (最小值) 最小 时间 在 字节 transfers 在 一个 串行 写.
t
8
100 ns (最小值)
CS
支撑 时间 之后 sclk 下落 边缘.
读 定时
t
9
4
µ
s (最小值) 最小 时间 在 读 command (i.e., 一个 写 至 交流
寄存器) 和 数据 读.
t
10
4
µ
s (最小值) 最小 时间 在 数据 字节 transfers 在 一个 multibyte 读.
t
11
3
30 ns (最小值) 数据 交流cess 时间 之后 sclk rising 边缘 下列的 一个 写 至 这
Communications 寄存器.
t
12
4
100 ns (最大值) 总线 relinquish 时间 之后 下落 边缘 的 sclk.
10 ns (最小值)
t
13
4
100 ns (最大值) 总线 relinquish 时间 之后 rising 边缘 的
CS
.
10 ns (最小值)
注释
1
样本 测试 在 最初的 释放 和 之后 任何 redesign 或者 处理 改变 那 将 影响 这个 参数. 所有 输入 信号 是 指定 和 tr = tf = 5 ns (10% 至
90%) 和 安排时间 从 一个 电压 水平的 的 1.6 v.
2
看 定时 图解 在下 和 串行 接口 部分 的 这个 数据 薄板.
3
量过的 和 这 加载 电路 在
加载 电路 为 定时 规格
和 定义 作 这 时间 必需的 为 这 输出 至 交叉 0.8 v 或者 2.4 v.
4
获得 从 这 量过的 时间 带去 用 这 数据 输出 至 改变 0.5 v 当 承载 和 这 电路 在 加载 电路 为 定时 规格. 这 量过的
号码 是 然后 extrapolated 后面的 至 除去 这 影响 的 charging 或者 discharging 这 50 pf 电容. 这个 意思 那 这 时间 quoted 在 这 定时 特性
是 这 真实 总线 relinquish 时间 的 这 部分 和 是 独立 的 这 总线 加载.
规格 主题 至 改变 没有 注意.
200
一个
1.6ma
I
OL
C
L
50pF
至
输出
管脚
2.1v
I
OH
图示 1. 加载 电路 为 定时 规格
t
5
t
4
CS
SCLK
DIN
A4 A3 A2 A1 A0 DB7
大多数 重大的 字节
1 DB0 DB7 DB0
least 重大的 字节
00
command 字节
t
1
t
2
t
3
t
6
t
7
t
8
图示 2. 串行 写 定时
CS
SCLK
DIN
A4 A3 A2 A1 A0000
t
1
t
10
DOUT
DB7
大多数 重大的 字节 least 重大的 bytecommand 字节
DB0 DB7 DB0
t
13
t
12
t
9
t
11
t
11
图示 3. 串行 读 定时
(av
DD
= dv
DD
= 5 v
5%, agnd = dgnd = 0 v, 在-碎片 涉及, clkin = 3.579545 mhz
xtal, t
最小值
至 t
最大值
= –40
c 至 +85
c, 除非 否则 指出.)
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