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资料编号:123502
 
资料名称:ADF4118BRU
 
文件大小: 226.51K
   
说明
 
介绍:
RF PLL Frequency Synthesizers
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
adf4116/adf4117/adf4118
12
rev. 0
表格 iv. 涉及 计数器 获得 编排
R14
0
0
0
0
1
1
1
1
R13
0
0
0
0
1
1
1
1
R12
0
0
0
0
1
1
1
1
R3 R2 R1 分隔 比率
••••••••••
••••••••••
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••••••••••
••••••••••
••••••••••
••••••••••
••••••••••
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••••••••••
••••••••••
••••••••••
0
0
0
1
1
1
1
1
0
1
1
0
0
0
1
1
1
0
1
0
0
1
0
1
1
2
3
4
163 80
163 81
163 82
163 83
测试 模式 位 应当
是 设置 至 0000 为
正常的 运作
运作LDP
3 consecutive 循环 的 阶段 延迟 较少 比
15ns 必须 出现 在之前 锁 发现 是 设置.
5 consecutive 循环 的 阶段 延迟 较少 比
15ns 必须 出现 在之前 锁 发现 是 设置.
0
1
发现
精确
测试
模式 位
DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0DB10
LDP T4 T3 T2 T1 R14 R13 R12 R11 R10 R8 R7 R6 R5 R4 R3 R2 R1 c2 (0) c1 (0)R9
14-位 涉及 计数器, r
控制
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