ADS1253
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SBAS199
控制 逻辑
这 控制 逻辑 是 使用 为 communications 和 控制 的
这 ads1253.
电源-向上 sequence
较早的 至 电源-向上, 所有 数字的 和 相似物-输入 管脚 必须 是
低. 在 这 时间 的 电源-向上, 这些 信号 输入 能 是
片面的 至 一个 电压 其它 比 0v, 不管怎样, 它们 应当
从不 超过 +v
DD
.
once 这 ads1253 powers 向上, 这 dout/drdy 线条 将
脉冲波 低 在 这 第一 转换 为 这个 这 数据 是 有效的
从 这 相似物 输入 信号.
dout/drdy
这 dout/drdy 输出 信号 可改变的 在 二
模式 的 运作. 这 第一 模式 的 运作 是 这 数据
准备好 模式 (drdy) 至 表明 那 新 数据 有 被
承载 在 这 数据-输出 寄存器 和 是 准备好 至 是 读.
这 第二 模式 的 运作 是 这 数据 输出 (dout)
模式 和 是 使用 至 serially 变换 数据 输出 的 这 数据 输出
寄存器 (dor). 看 图示 12 为 这 时间 domain parti-
tioning 的 这 drdy 和 dout 函数.
看 图示 14 为 这 基本 定时 的 dout/drdy. 在
这 时间 定义 用 t
2
, t
3
, 和 t
4
, 这 dout/drdy 管脚
功能 在 drdy 模式. 这 状态 的 这
dout/drdy 管脚 将 是 高 较早的 至 这 内部的
转移 的 新 数据 至 这 dor. 这 结果 的 这 一个/d
转换 将 是 写 至 这 dor 从 msb 至 lsb
在 这 时间 定义 用 t
1
(看 计算数量 12 和 14). 这
dout/drdy 线条 将 然后 脉冲波 低 为 这 时间
定义 用 t
2
, 和 然后 脉冲波 高 为 这 时间 定义 用
t
3
至 表明 那 新 数据 是 有 至 是 读. 在 这个
要点, 这 函数 的 这 dout/drdy 管脚 将 改变
至 dout 模式. 数据 将 是 shifted 输出 在 这 管脚 之后
t
7
. 这 设备 communicating 和 这 ads1253 能 pro-
vide sclks 至 这 ads1253 之后 这 时间 定义 用 t
6
.
这 正常的 模式 的 读 数据 从 这 ads1253 将
是 为 这 设备 读 这 ads1253 至 获得 这 数据 在
这 rising 边缘 的 sclk (自从 数据 是 shifted 输出 的 这
ads1253 在 这 下落 边缘 的 sclk). 在 顺序 至 retrieve
有效的 数据, 这 全部 dor 必须 是 读 在之前 这
dout/drdy 管脚 reverts 后面的 至 drdy 模式.
如果 sclks 是 不 提供 至 这 ads1253 在 这
dout 模式, 这 msb 的 这 dor 将 是 呈现 在 这
dout/drdy 线条 直到 这 时间 定义 用 t
4
. 如果 一个 incom-
plete 读 的 这 ads1253 took 放置 当 在 dout 模式
(i.e., 较少 比 24 sclks 是 提供), 这 状态 的 这 last
位 读 将 是 呈现 在 这 dout/drdy 线条 直到 这
时间 定义 用 t
4
. 如果 更多 比 24 sclks 是 提供
在 dout 模式, 这 dout/drdy 线条 将 停留
低 直到 这 时间 定义 用 t
4
.
这 内部的 数据 pointer 为 shifting 数据 输出 在
dout/drdy 是 重置 在 这 下落 边缘 的 这 时间 定义
用 t
1
和 t
4
. 这个 确保 那 这 第一 位 的 数据 shifted 输出
的 这 ads1253 之后 drdy 模式 是 总是 这 msb 的
新 数据.
同步 多样的 转换器
这 正常的 状态 的 sclk 是 低, 不管怎样, 用 支持
sclk 高, 多样的 ads1253s 能 是 同步. 这个
是 accomplished 用 支持 sclk 高 为 在 least 四, 但是
较少 比 twenty, consecutive dout/drdy 循环 (看 图-
ure 15). 之后 这 ads1253 电路系统 发现 那 sclk 有
被 使保持 高 为 四 consecutive dout/drdy 循环,
这 dout/drdy 管脚 将 脉冲波 低 为 3 clk 循环 和
然后 是 使保持 高, 和 这 modulator 将 是 使保持 在 一个 重置
状态. 这 modulator 将 是 released 从 重置 和 synchro-
nization 将 出现 在 这 下落 边缘 的 sclk. 和
多样的 转换器 这 下落 边缘 转变 的 sclk 必须
出现 同时发生地 在 所有 设备. 它 是 重要的 至 便条
那 较早的 至 同步, 这 dout/drdy 脉冲波 的
多样的 ads1253s 在 这 系统 可以 有 一个 区别 在
定时 向上 至 一个 drdy 时期. 因此 至 确保 synchro-
nization, 这 sclk 应当 是 使保持 高 为 在 least five
drdy 循环. 这 第一 dout/drdy 脉冲波 之后 这 下落
边缘 的 sclk 将 出现 在 t
14
. 这 第一 dout/drdy 脉冲波
indicates 有效的 数据.
电源-向下 模式
这 正常的 状态 的 sclk 是 低, 不管怎样, 用 支持
sclk 高, 这 ads1253 将 enter 电源-向下 模式.
这个 是 accomplished 用 支持 sclk 高 为 在 least
twenty consecutive dout/drdy 时期 (看 图示 15).
之后 这 ads1253 电路系统 发现 那 sclk 有 被
使保持 高 为 四 consecutive dout/drdy 循环, 这
dout/drdy 管脚 将 脉冲波 低 为 3 clk 循环 和
然后 是 使保持 高, 和 这 modulator 将 是 使保持 在 一个
重置 状态. 如果 sclk 是 使保持 高 为 一个 额外的 十六
dout/drdy 时期, 这 ads1253 将 enter
电源-向下 模式. 这 部分 将 是 released 从 电源-
向下 模式 在 这 下落 边缘 的 sclk. 它 是 重要的 至
便条 那 这 dout/drdy 管脚 将 是 使保持 高 之后 四
dout/drdy 循环, 但是 电源-向下 模式 将 不 是
entered 为 一个 额外的 十六 dout/drdy 时期. 这
第一 dout/drdy 脉冲波 之后 这 下落 边缘 的 sclk 将
出现 在 t
16
和 将 表明 有效的 数据. subsequent
dout/drdy 脉冲 将 出现 正常情况下.
图示 12. dout/drdy partitioning.
数据
drdy 模式
dout 模式dout 模式
数据 数据
t
4
t
2
t
3
t
1
drdy 模式
dout/drdy
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