ADV473
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rev. 一个
管脚 函数 描述
BLANK
composite blank 控制 输入 (ttl 兼容). 一个 逻辑 零 驱动 这 相似物 输出 至 这 blanking 水平的.
它 是 latched 在 这 rising 边缘 的 时钟. 当
BLANK
是 一个 logical 零, 这 pixel 和 overlay 输入 是
ignored.
同步
composite 同步 控制 输入 (ttl 兼容). 一个 logical 零 在 这个 输入 switches 止 一个 40 ire 电流
源 在 这 相似物 输出.
同步
做 不 override 任何 其它 控制 或者 数据 输入; 因此, 它 应当 是
asserted 仅有的 在 这 blanking 间隔. 它 是 latched 在 这 rising 边缘 的 时钟. 如果 同步 信息 是 不
必需的 在 这 相似物 输出,
同步
应当 是 连接 至 地面.
时钟 时钟 输入 (ttl 兼容). 这 rising 边缘 的 时钟 latches 这 r0–r7, g0–g7, b0–b7, s0, s1,
ol0–ol3,
同步
, 和
BLANK
输入. 它 是 典型地 这 pixel 时钟 比率 的 这 video 系统. 它 是
推荐 那 时钟 是 驱动 用 一个 专心致志的 ttl 缓存区.
R0–R7 red, 绿色 和 蓝 选择 输入 (ttl 兼容). 这些 输入 具体说明, 在 一个 pixel basis, 这 颜色 值 至
B0–B7 是 写 至 这 dacs. 它们 是 latched 在 这 rising 边缘 的 时钟. r0, g0 和 b0 是 这 lsbs. unused
G0–G7 输入 应当 是 连接 至 地.
s0, s1 颜色 模式 选择 输入 (ttl 兼容). 这些 输入 具体说明 这 模式 的 运作 作 显示 在 表格 iii.
它们 是 latched 在 这 rising 边缘 的 时钟.
OL0–OL3 overlay 选择 输入 (ttl 兼容). 这些 输入 具体说明 这个 palette 是 至 是 使用 至 提供 颜色
信息. 当 accessing 这 overlay palette, 这 r0–r7, g0–g7, b0–b7, s0 和 s1 输入 是 ignored. 它们
是 latched 在 这 rising 边缘 的 时钟. ol0 是 这 lsb. unused 输入 应当 是 连接 至 地.
ior, iog, iob red, 绿色, 和 蓝 电流 输出. 这些 高 阻抗 电流 来源 是 有能力 的 直接地 驱动 一个
doubly terminated 75
Ω
coaxial 缆索.
R
设置
全部-规模 调整 电阻. 一个 电阻 (r
设置
) 连接 在 这个 管脚 和 地 控制 这 巨大 的 这
全部-规模 video 信号. 这 relationship 在 r
设置
和 这 全部-规模 输出 电流 在 各自 输出 是:
R
设置
(
Ω
) = 3,195
×
V
REF
(v)/i
输出
(毫安) 建制 = 7.5 ire)
R
设置
(
Ω
) = 3,025
×
V
REF
(v)/i
输出
(毫安) 建制 = 0 ire)
竞赛 补偿 管脚. 这些 管脚 应当 是 连接 一起 在 这 碎片 和 连接 通过 0.1
µ
f 陶瓷的
电容 至 v
AA
.
V
REFIN
电压 涉及 输入. 这个 输入 需要 一个 1.2 v 涉及 电压. 这个 是 达到 通过 这 在-板
电压 涉及 发生器 用 连接 v
REFOUT
至 v
REFIN
. 如果 一个 外部 涉及 是 使用, 它 必须 供应
这个 输入 和 一个 1.2 v (典型) 涉及.
V
REFOUT
电压 涉及 输出. 这个 输出 delivers 一个 1.2 v 涉及 电压 从 这 设备的 在-板 电压
涉及 发生器. 它 是 正常情况下 连接 直接地 至 这 v
REFIN
管脚. 如果 它 是 preferred 至 使用 一个 外部
电压 涉及, 这个 管脚 将 是 left floating. 向上 至 四 adv473s 能 是 驱动 从 v
REFOUT
.
V
AA
相似物 电源. 所有 v
AA
管脚 必须 是 连接.
地 相似物 地面. 所有 地 管脚 必须 是 连接.
WR
写 控制 输入 (ttl 兼容). d0–d7 数据 是 latched 在 这 rising 边缘 的
WR
, 和 rs0–rs2 是
latched 在 这 下落 边缘 的
WR
在 mpu 写 行动.
RD
和
WR
应当 不 是 asserted
同时发生地.
RD
读 控制 输入 (ttl 兼容). 至 读 数据 从 这 设备,
RD
必须 是 一个 logical 零. rs0–rs2 是
latched 在 这 下落 边缘 的
RD
在 mpu 读 行动.
RD
和
WR
应当 不 是 asserted
同时发生地.
rs0, rs1, rs2 寄存器 选择 输入 (ttl 兼容). rs0–rs2 具体说明 这 类型 的 读 或者 写 运作 正在 执行.
D0–D7 数据 总线 (ttl 兼容). 数据 是 transferred 在 和 输出 的 这 设备 在 这个 第八-位 双向的 数据
总线. d0 是 这 least 重大的 位.
CR0–CR7 控制 输出 (ttl 兼容). 这些 输出 是 使用 至 控制 应用 明确的 特性. 这 输出
值 是 决定 用 这 内容 的 这 command 寄存器 (cr).
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