AMD
9Am85C30
ARCHITECTURE
这 escc 内部的 结构 包含 二 全部-duplex
途径, 二 10
×
19 位 sdlc/hdlc 框架 状态
fifos, 二 波特 比率 发生器, 内部的 控制 和 在-
terrupt 逻辑, 和 一个 总线 接口 至 一个 非-多路复用
总线. 有关联的 和 各自 频道 是 一个 号码 的
读 和 写 寄存器 为 模式 控制 和 状态 在-
组成, 作 好 作 逻辑 需要 至 接口 和
modems 或者 其它 外部 设备 (看 逻辑 标识).
这 逻辑 为 两个都 途径 提供 formats, synchroni-
zation, 和 validation 为 数据 transferred 至 和 从
这 频道 接口. 这 modem 控制 输入 是
监控 用 这 控制 逻辑 下面 程序 控制. 所有
的 这 modem 控制 信号 是 一般-目的 在 na-
ture 和 能 optionally 是 使用 为 功能 其它 比
modem 控制.
这 寄存器 设置 为 各自 频道 包含 ten 控制
(写) 寄存器, 二 同步 character (写) 寄存器,
和 四 状态 (读) 寄存器. 在 增加, 各自 波特
比率 发生器 有 二 (读/写) 寄存器 为 支撑-
ing 这 时间 常量 那 确定 这 波特 比率. fi-
nally, 有关联的 和 这 中断 逻辑 是 一个 写
寄存器 为 这 中断 vector accessible 通过 也
频道, 一个 写-仅有的 主控 中断 控制 寄存器,
和 三 读 寄存器: 一个 containing 这 vector 和
状态 信息 (频道 b 仅有的), 一个 containing 这
vector 没有 状态 (一个 仅有的), 和 一个 containing 这 在-
terrupt pending 位 (一个 仅有的).
这 寄存器 为 各自 频道 是 designated 作
跟随:
wr0–wr15—write 寄存器 0 通过 15. 一个 addi-
tional 写 寄存器, wr7 首要的 (wr7
′
), 是 有 为
enabling 或者 disabling 额外的 sdlc/hdlc 增强-
ments 如果 位 d
0
的 wr15 是 设置.
rr0–rr3, rr10, rr12, rr13, rr15—read regis-
ters 0 通过 3, 10, 12, 13, 和 15.
如果 位 d
2
的 wr15 是 设置, 然后 二 额外的 读 regis-
ters, rr6 和 rr7, 是 有. 这些 寄存器 是
使用 和 这 10
×
19 位 框架 状态 先进先出.
表格 1 lists 这 功能 assigned 至 各自 读
和 写 寄存器. 这 escc 包含 仅有的 一个
wr2 和 wr9, 但是 它们 能 是 accessed 用 也
频道. 所有 其它 寄存器 是 paired (一个 为
各自 频道).
频道
B
寄存器
数据
控制
CPU
总线 vo
内部的
控制
逻辑
内部的 总线
频道
一个
寄存器
中断
控制
逻辑
+5 v 地 pclk
频道 一个
频道 b
控制
逻辑
传输者
接受者
波特
比率
发生器
10
×
19 位
框架
状态
先进先出
中断
控制
线条
TxDA
RxDA
RTxCA
TRxCA
SYNCA
RTSA
CTSA
DCDA
RxDB
RTxCB
TRxCB
SYNCB
RTSB
CTSB
DCDB
5
10216f-5
TxDB
8
图示 1. 块 图解 的 escc architecture
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