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AV9172
管脚 配置
管脚 描述 为 av9172-01
16-管脚 soic 或者 16-管脚 pdip
符合实际 表格 为 一个v9172-01
clkin 输入 频率 范围 10 至 50 mhz.
注释:
1. 1x designates 那 这 输出 是 一个 replica 的 clkin.
2. 2x designates 那 这 输出 是 两次 这 频率 的
clkin, 和 在 阶段.
3. 1x# 意思 那 这 输出 是 在 这 一样 频率 和
180°c 输出 的 阶段 (inverted) 从 clkin.
4. Ø1 将 生产 一个 ¼ 职责 循环 时钟 的 clkin.
5. Ø2 将 生产 一个 ¼ 职责 循环 时钟 delayed 180° 从
clkin.
EN2 INV# Q0 Q1 Q2 Q3 Q4 Q5
0 0 1X 1X# 2X 2X 2X 2X
0 1 1X 1X 2X 2X 2X 2X
1 0 1X 1X# 2X 2X
∅
1
∅
2
1 1 1X 1X 2X 2X
∅
1
∅
2
管脚 号码 管脚 名字 类型 描述
1 地 - 地面.
2 地 - 地面.
3 INV# 输入 inv# inverts q1 当 低. (-01 [divisor 选择 -03, -07])
4 EN 输入 en converts q4 和 q5 至 阶段 clocks 当 高.
5 FBIN 输入 反馈 输入 从 输出 q0.
6 CLKIN 输入 输入 为 涉及 时钟.
7 VDD - 电源 供应 (+5v).
8 VDD - 电源 供应 (+5v).
9 地 - 地面.
10 Q0 输出 q0 阶段 和 频率 一样 作 输入 (1x). 喂养 后面的 至 管脚 5.
11 Q1 输出 q1 是 一个 1x 时钟 在 阶段 或者 180° 输出 的 阶段 和 输入.
12 Q2 输出 q2 两次 这 频率 的 q0 (2x).
13 Q3 输出 q3 两次 这 频率 的 q0 (2x).
14 Q4 输出 q4 是 也 一个 2x 时钟 或者 一个 二-阶段 时钟 - 看 配置 表格.
15 Q5 输出 q5 是 也 一个 2x 时钟 或者 一个 二-阶段 时钟 - 看 配置 表格.
16 VDD - 电源 供应 (+5v).
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