MC33560
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表格 1: 管脚 函数 描述
管脚 标识 类型 名字/函数
控制 接口
2 PWRON 输入
拉 向下
这个 管脚 是 使用 至 开始 运作 的 这 内部的 直流/直流 转换器.
在 程序编制 模式, 这个 管脚 是 使用 至 设置 这 ”output voltage” 转变. (看 表格 2).
3 INT 输出
拉 向上
这个 打开 集电级 管脚 indicates 一个 改变 在 这 card 存在 电路 状态. 当 一个 card 是
inserted 或者 提取, 这 管脚 变得 至 逻辑 水平的 ”0”. 这 信号 是 重置 至 逻辑 水平的 ”1” 在之上
这 rising 边缘 的 cs
或者 在之上 这 rising 边缘 的 pwron. 在 这 情况 的 一个 multislot
应用, 二 或者 更多 int
输出 是 连接 一起 和 这 微控制器 有 至
poll 所有 这 mc33560s 至 identify 这个 slot 是 发现.
4 RDYMOD i/o &放大; 拉 向上 这个 双向的 管脚 有 tri–state 输出 和 施密特 触发 输入.
* 当 rdymod 是 强迫 至 0, 这 mc33560 能 是 设置 至 程序编制 模式 用 一个
负的 转变 在 cs
.
* 当 rdymod 是 连接 至 一个 高 阻抗, 这 mc33560 是 在 正常的 运行
模式, 和 rdymod 是 在 输出 模式 (看 tables 2 和 4):
– 和 cs
=l 和 pwron=h, rdymod indicates 这 状态 的 这 直流/直流 转换器.
– 和 cs
=l 和 pwron=l, rdymod indicates 这 状态 的 这 card 探测器.
5 CS 输入 拉 向上 这个 是 这 mc33560 碎片 选择 信号. 管脚 2, 6, 7, 10, 20, 21 是 无能 当 cs=h. 当
rdymod=l, 这 mc33560 enters 程序编制 模式 在之上 这 下落 边缘 的 cs
(看 图示
20)
6 重置 输入
拉 向下
这 信号 呈现 在 这个 输入 管脚 是 translated 至 管脚 14 (这 card 重置 信号) 当 cs=l.
这 信号 在 这个 管脚 是 latched 当 cs
=h. 这个 管脚 是 也 使用 在 程序编制 模式 (看
表格 2).
7 IO i/o 这个 管脚 connects 至 这 串行 i/o 端口 的 一个 微控制器. 一个 bi–directional 水平的 翻译
adapts 这 串行 i/o 信号 在 这 smartcard 和 这 微控制器. 这 水平的
翻译 是 使能 当 cs
=l. 这 信号 在 thispin 是 latched 当 cs=h. 这个 管脚 是 也
使用 在 程序编制 模式. (看 表格 2)
8 INVOUT CLK
输出
这 asyclkin (管脚 9) 信号 是 缓冲 和 inverted 至 发生 这 输出 信号 invout.
这个 输出 是 使用 为 multislot 产品, 在哪里 这 asyclkin 输入 和 invout
输出 是 daisy–chained (看 这 multislot 应用 例子 在 图示 33).
9 ASYCLKIN clk 输入
高 阻抗
这个 管脚 能 是 连接 至 这 微控制器 主控 时钟 或者 任何 时钟 信号 为
异步的 cards. 这 信号 是 喂养 至 这 内部的 时钟 选择 电路, 和 是 translated 至
crdclk 在 这 一样 频率, 或者 分隔 用 2 或者 4, 取决于 在 程序编制 (看 表格
3).
10 SYNCLK clk 输入
拉 向下
这个 函数 是 使用 为 交流 和 同步的 cards, 和 这 管脚 是 一般地
连接 至 这 控制 串行 接口 时钟 信号. 这 信号 是 喂养 至 这 内部的 时钟
选择 电路, 和 是 translated 至 crdclk 在之上 适合的 程序编制 的 这 mc33560
(看 表格 3). 当 选择 在 程序编制, 这 信号 在 这个 管脚 是 latched 当 cs
=h.
20 C8 i/o 一般 目的 输入/输出. 它 有 这 一样 行为 作 i/o, 除了 为 程序编制. 它 能
是 连接 至 abidirectional 端口 的 这 微控制器. 这 水平的 翻译 是 en abled
当 cs=l, 和 这 信号 是 latched whencs=h. (对比 和 管脚 19)
21 C4 i/o 一般 目的 输入/输出. 它 有 这 一样 behaviour 作 i/o, 除了 为 程序编制. 它
能 是 连接 至 一个 双向的 端口 的 这 微控制器. 这 水平的 翻译 是 使能
当 cs
=l, 和 这 信号 是 latched 当 cs=h. (对比 和 管脚 16)
card 接口
11 CRDIO i/o 这个 管脚 connects 至 这 串行 i/o 管脚 的 这 card 连接器. 一个 双向的 水平的 翻译
adapts 这 串行 i/o 信号 在 这 card 和 这 微控制器 (对比 和 管脚 7)
14 CRDRST 输出 这个 管脚 connects 至 这 重置 管脚 的 这 card 连接器. 一个 水平的 翻译 adapts 这
重置 信号 驱动 用 这 微控制器 (对比 和 管脚 6).
15 CRDCLK 输出 这个 管脚 connects 至 这 clk 管脚 的 这 card 连接器. 这 crdclk 信号 是 这 输出 的
这 时钟 选择 电路.这 时钟 选择 是 编写程序 使用 管脚 2, 6 和 7 和
rdymod 强迫 至 ”0”.
16 CRDC4 i/o 一般 目的 输入/输出. 它 有 这 一样 行为 作 crdio. 它 能 是 连接 至 这
c4 管脚 的 这 card 连接器.
17 CRDDET 输入 高
阻抗
这个 管脚 connects 至 这 card 发现 转变 的 这 card 连接器. card 发现 阶段 是
决定 和 管脚 18. 这个 管脚 needs 一个 外部 pull–up 或者 pull–down 电阻 至 运作
合适的.
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