selecting 时钟 模式
至 开始 这 转换 处理 在 这 max144/
max145, 拉
CS
/shdn 低. 在
CS
/shdn’s 下落
边缘, 这 部分 wakes 向上 和 这 内部的 t/h enters
追踪 模式. 在 增加, 这 状态 的 sclk 在
CS
/shdn’s 下落 边缘 选择 内部的 (sclk = 高)
或者 外部 (sclk = 低) 时钟 模式.
内部的 时钟 (f
SCLK
< 100khz 或者 f
SCLK
> 2.17mhz)
在 内部的 时钟 模式, 这 max144/max145 run 从
一个 内部的, 激光器-修整 振荡器 至 在里面 20% 的 这
2mhz 指定 时钟 比率. 这个 releases 这 系统
微处理器 从 运动 这 sar 转换 时钟
和 准许 这 转换 结果 至 是 读 后面的 在
这 处理器’s convenience, 在 任何 时钟 比率 从 0
至 5mhz. 运行 这 max144/max145 在 内部的
时钟 模式 是 需要 为 串行 接口 运行
和 时钟 发生率 更小的 比 100khz 或者 更好
比 2.17mhz. 选择 内部的 时钟 模式 (图示 5), 用
支持 sclk 高 在 一个 高/低 转变 的
CS
/shdn. 这 第一 sclk 下落 边缘 样本 这 数据
和 initiates 一个 转换 使用 这 整体的 在-碎片
振荡器. 之后 这 转换, 这 振荡器 shuts 止
和 dout 变得 高, signaling 这 终止 的 转换
(eoc). 数据 能 然后 是 读 输出 和 sclk.
外部 时钟 (f
SCLK
= 100khz 至 2.17mhz)
这 外部 时钟 模式 (图示 6) 是 选择 用 tran-
sitioning
CS
/shdn 从 高 至 低 当 sclk 是 低.
这 外部 时钟 信号 不 仅有的 shifts 数据 输出, 但是
也 驱动 这 相似物-至-数字的 转换. 这 输入
是 抽样 和 转换 begins 在 这 下落 边缘
的 这 第二 时钟 脉冲波. 转换 必须 是 com-
pleted 在里面 140µs 至 阻止 降级 在 这 con-
版本 结果 造成 用 droop 在 这 t/h 电容.
外部 时钟 模式 提供 这 最好的 throughput 为
时钟 发生率 在 100khz 和 2.17mhz.
输出 数据 format
表格 1 illustrates 这 16-位, 串行 数据 stream 输出
format 为 两个都 这 max144 和 max145. 这 第一
三 位 是 总是 逻辑 高 (包含 这 eoc 位
为 内部的 时钟 模式), followed 用 这 频道 identi-
fication (chid = 0 为 ch0, chid = 1 为 ch1, chid = 1
为 这 max145), 和 然后 12 位 的 数据 在 msb-第一
format. 之后 这 last 位 有 被 读 输出, 额外的
sclk 脉冲 将 时钟 输出 trailing zeros. dout transi-
tions 在 这 下落 边缘 的 sclk. 这 输出 仍然是
高-阻抗 当
CS
/shdn 是 高.
max144/max145
+2.7v, 低-电源, 2-频道, 108ksps,
串行 12-位 adcs 在 8-管脚 µmax
_______________________________________________________________________________________ 9
DOUT
D9D10MSBCHID11EOC
抽样 instant
高-z
D8 D7 D6 D5 D4 D3 D2 D1 D0
高-z
SCLK
678 9101112345 1213141516
t
CONV
t
WAKE
(t
ACQ
)
t
CS
电源
向下
起作用的 起作用的
cs/shdn
图示 5. 内部的 时钟 模式 定时
DOUT
D9D10MSBCHID
抽样 instant
高-z
D8 D7 D6 D5 D4 D3 D2 D1 D0
高-z
SCLK
678 9101112345 1213141516
t
WAKE
(t
ACQ
)
t
CS
电源
向下
起作用的 电源
向下
ACTIVEACTIVE
cs/shdn
图示 6. 外部 时钟 模式 定时
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