coolrunner-ii cpld 家族
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ds090 (v2.5) 六月 28, 2005
产品 规格
R
global 信号
global 信号, clocks (gck), sets/resets (gsr) 和 输出
使能 (gts), 是 设计 至 strongly resemble 各自
其它. 这个 approach 使能 设计 软件 至 制造 这
最好的 utilization 的 它们的 能力. 各自 global 能力 是
supplemented 用 一个 相应的 产品 期 版本.
图示 7显示 这 一般 结构 的 这 global 信号
trees. 这 管脚 输入 是 缓冲, 然后 驱动 多样的 内部的
global 信号 查出 至 deliver 低 skew 和 减少 加载
延迟. 这 datagate assertion 栏杆 是 也 一个 global 信号.
额外的 时钟 运算tions: 分隔,
dualedge, 和 coolclock
分隔
电路系统 有 被 包含 在 这 coolrunner-ii cpld
architecture 至 分隔 一个 externally 有提供的 global 时钟
用 标准 值. 分隔 用 2,4,6,8,10, 12, 14 和 16
是 这 选项 (看图示 8). 这个 能力 是 有提供的 在
这 gck2 管脚. 这 结果 时钟 生产 将 是 50%
职责 循环 为 所有 可能 divisions. 便条 那 一个 synchro-
nous 重置 (cdrst) 是 包含 至 保证 非 runt
clocks 能 得到 通过 至 这 global 时钟 nets. 便条 那
又一次, 这 信号 是 缓冲 和 驱动 至 多样的 查出
和 minimal 加载 和 skew.
DualEDGE
各自 macrocell 有 这 能力 至 翻倍 它的 输入 时钟
切换 频率.图示 9显示 这 macrocell flip-flop
和 这 dualedge 选项 (doubled 时钟) 在 各自 macro-
cell. 这 源 至 翻倍 能 是 一个 控制 期 时钟, 一个
产品 期 时钟 或者 一个 的 这 有 global clocks. 这
能力 至 转变 在 两个都 时钟 edges 是 vital 为 一个 号码 的
同步的 记忆 接口 产品 作 好 作 cer-
tain 翻倍 数据 比率 i/o 产品.
图示 6:
datagate architecture (输出 驱动器 不 显示)
PLA
MC1
MC2
MC16
ds090_06_111201
PLA
PLA
datagate assertion 栏杆
PLA
AIM
MC1
MC2
MC16
MC1
MC2
MC16
MC1
MC2
MC16
至 aim
获得
至 aim
获得
至 aim
至 aim
获得
获得
至 aim
获得
图示 7:
global clocks (gck), sets/resets (gsr) 和
输出 使能 (gts)
ds090_07_101001
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