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4 meg x 16 edo dram micron 技术, inc., reserves 这 正确的 至 改变 产品 或者 规格 没有 注意.
d29_2.p65 – rev. 5/00 ©2000, micron 技术, 公司
4 meg x 16
edo dram
注释
1. 所有 电压 关联 至 v
SS
.
2. 这个 参数 是 抽样. v
CC
= +3.3v; f = 1
mhz; t
一个
= 25°c.
3. I
CC
是 依赖 在 输出 加载 和 循环
比率. 指定 值 是 得到 和 迷你-
mum 循环 时间 和 这 输出 打开.
4. 使能 在-碎片 refresh 和 地址 counters.
5. 这 最小 规格 是 使用 仅有的 至
表明 循环 时间 在 这个 恰当的 运作
在 这 全部 温度 范围 是 保证.
6. 一个 最初的 pause 的 100µs 是 必需的 之后 电源-
向上, followed 用 第八 ras# refresh 循环 (ras#-
仅有的 或者 cbr 和 we# 高), 在之前 恰当的
设备 运作 是 保证. 这 第八 ras# 循环
wake-ups 应当 是 重复的 任何 时间 这
t
REF
refresh 必要条件 是 超过.
7. 交流 特性 假设
t
t = 2.5ns.
8. V
IH
(最小值) 和 v
IL
(最大值) 是 涉及 水平 为
测量 定时 的 输入 信号. 转变
时间 是 量过的 在 v
IH
和 v
IL
(或者
在 v
IL
和 v
IH
).
9. 在 增加 至 meeting 这 转变 比率
规格, 所有 输入 信号 必须 transit
在 v
IH
和 v
IL
(或者 在 v
IL
和 v
IH
) 在 一个
monotonic manner.
10. 如果 cas# 和 ras# = v
IH
, 数据 输出 是 高-z.
11. 如果 cas# = v
IL
, 数据 输出 将 包含 数据 从
这 last 有效的 读 循环.
12. 量过的 和 一个 加载 相等的 至 二 ttl
门 和 100pf; 和 v
OL
= 0.8v 和 v
OH
= 2v.
13. 如果 cas# 是 低 在 这 下落 边缘 的 ras#,
输出 数据 将 是 maintained 从 这 previous
循环. 至 initiate 一个 新 循环 和 clear 这 数据-
输出 缓存区, cas# 必须 是 搏动 高 为
t
cp.
14. 这
t
rcd (最大值) 限制 是 非 变长 指定.
t
rcd (最大值) 是 指定 作 一个 涉及 要点
仅有的. 如果
t
rcd 是 更好 比 这 指定
t
RCD
(最大值) 限制, 然后 进入 时间 是 控制
exclusively 用
t
cac (
t
rac [min] 非 变长
应用). 和 或者 没有 这
t
rcd 限制,
t
AA
和
t
cac 必须 总是 是 符合.
15. 这
t
rad (最大值) 限制 是 非 变长 指定.
t
rad (最大值) 是 指定 作 一个 涉及 要点
仅有的. 如果
t
rad 是 更好 比 这 指定
t
RAD
(最大值) 限制, 然后 进入 时间 是 控制
exclusively 用
t
aa (
t
rac 和
t
cac 非 变长
应用). 和 或者 没有 这
t
rad (最大值) 限制,
t
aa,
t
rac, 和
t
cac 必须 总是 是 符合.
16. 也
t
rch 或者
t
rrh 必须 是 satisfied 为 一个 读
循环.
17.
t
止 (最大值) 定义 这 时间 在 这个 这 输出
achieves 这 打开 电路 情况 和 是 不
关联 至 v
OH
或者 v
OL
.
18.
t
wcs,
t
rwd,
t
awd,
和
t
CWD
是
不
restrictive
运行
参数.
t
WCS
应用
至
EARLY
写
循环.
如果
t
WCS
>
t
WCS
(最小值),
这
循环
是
一个
EARLY
写
循环
和
这
数据
输出
将
仍然是
一个
打开
电路
全部地
这
全部
循环.
t
rwd,
t
awd,
和
t
CWD
定义
读-
modify-写
循环.
Meeting
这些
限制
准许
为
读
和
disabling
输出
数据
和
然后
应用
输入
数据.
OE#
使保持
高
和
WE#
带去
低
之后
CAS#
变得
低
结果
在
一个
LATE
写
(oe#-控制)
循环.
t
wcs,
t
rwd,
t
cwd,
和
t
AWD
是
不
适用
在
一个
LATE
写
循环.
19. 这些 参数 是 关联 至 cas# leading
边缘 在 early 写 循环 和 we# leading
边缘 在 late 写 或者 读-modify-写
循环.
20. 如果 oe# 是 系 permanently 低, late 写, 或者
读-modify-写 行动 是 不
可能.
21. 一个 hidden refresh 将 也 是 执行 之后
一个 写 循环. 在 这个 情况, we# 是 低 和
oe# 是 高.
22. ras#-仅有的 refresh 需要 那 所有 8,192 rows
的 这 mt4lc4m16n3 或者 所有 4,096 rows 的 这
mt4lc4m16r6 是 refreshed 在 least once 每
64ms.
23. cbr refresh 为 也 设备 需要 那 在
least 4,096 循环 是 完成 每 64ms.
24. 这 dqs go 高-z 在 读 循环 once
t
OD
或者
t
止 出现. 如果 cas# stays 低 当 oe# 是
brought 高, 这 dqs 将 go 高-z. 如果 oe# 是
brought 后面的 低 (cas# 安静的 低), 这 dqs
将 提供 这 先前 读 数据.
25. late 写 和 读-modify-写 循环
必须 有 两个都
t
od 和
t
oeh 符合 (oe# 高
在 写 循环) 在 顺序 至 确保 那 这
输出 缓存区 将 是 打开 在 这 写
循环. 如果 oe# 是 带去 后面的 低 当 cas#
仍然是 低, 这 dqs 将 仍然是 打开.
26. column 地址 changed once 各自 循环.
27. 这 第一 casx# 边缘 至 转变 低.
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