AD9865
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串行 端口 定时 规格
avdd = 3.3 v ± 5%, dvdd = clkvdd = drvdd = 3.3 v ± 10%, 除非 否则 noted.
表格 5.
参数 温度 测试 水平的 最小值 典型值 最大值 单位
写 运作 (看 图示 46)
sclk 时钟 比率 (f
SCLK
)
全部 iv 32 mhz
sclk 时钟 高 (t
HI
)
全部 iv 14 ns
sclk 时钟 低 (t
低
)
全部 iv 14 ns
sdio 至 sclk 建制 时间 (t
DS
)
全部 iv 14 ns
sclk 至 sdio 支撑 时间 (t
DH
)
全部 iv 0 ns
SEN至 sclk 建制 时间 (t
S
)
全部 iv 14 ns
sclk 至SEN支撑 时间 (t
H
)
全部 iv 0 ns
读 运作 (看 图示 47 和 图示 48)
sclk 时钟 比率 (f
SCLK
)
全部 iv 32 mhz
sclk 时钟 高 (t
HI
)
全部 iv 14 ns
sclk 时钟 低 (t
低
)
全部 iv 14 ns
sdio 至 sclk 建制 时间 (t
DS
)
全部 iv 14 ns
sclk 至 sdio 支撑 时间 (t
DH
)
全部 iv 0 ns
sclk 至 sdio (或者 sdo) 数据 有效的 时间 (t
DV
)
全部 iv 14 ns
SEN至 sdio 输出 有效的 至 hi-z (t
EZ
)
全部 iv 2 ns
half-duplex 数据 接口 (adio 端口) 定时 规格
avdd = 3.3 v ± 5%, dvdd = clkvdd = drvdd = 3.3 v ± 10%, 除非 否则 noted.
表格 6.
参数 温度 测试 水平的 最小值 典型值 最大值 单位
读 运作
1
(看 图示 50)
输出 数据 比率
全部 ii 5 80 msps
三-状态 输出 使能 时间 (t
PZL
)
全部 II 3 ns
三-状态 输出 使不能运转 时间 (t
PLZ
)
全部 II 3
ns
rx 数据 有效的 时间 (t
VT
)
全部 II 1.5 ns
rx 数据 输出 延迟 (t
OD
)
全部 II 4 ns
写 运作 (看 图示 49)
输入 数据 比率 (1× interpolation) 全部 II 20 80 MSPS
输入 数据 比率 (2× interpolation) 全部 II 10 80 MSPS
输入 数据 比率 (4× interpolation) 全部 II 5 50 MSPS
tx 数据 建制 时间 (t
DS
)
全部 II 1 ns
tx 数据 支撑 时间 (t
DH
)
全部 II 2.5 ns
获得 使能 时间 (t
EN
)
全部 II 3 ns
获得 使不能运转 时间 (t
DIS
)
全部 II 3 ns
1
C
加载
= 5 pf 为 数字的 数据 输出.
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