CS43L43
DS479PP3 7
3.2.1 内部的 串行 时钟 模式
这 设备 将 enter 这 内部的串行 时钟 模式 如果 非 低 至高 transitions are 发现 在 这
sclk 管脚 为 2 consecutive 时期的 lrck. 在 这个 模式, 这 sclk 是 internally 获得 和 syn-
chronous 和 mclk 和 lrck. 这 sclk/lrck比率 是 也 32, 48,或者 64 取决于 在之上 这
mclk/lrck 比率 和 这 数字的 interface format 选择 (看 表格 4).
这 内部的 串行 时钟 是 utilized 当 de-emphasis 控制 是必需的. 运作在 这 内部的
串行 时钟 模式 是 完全同样的至 运作 和 一个 外部 sclk 同步和 lrck; 如何-
总是, 外部 sclk 模式 是 这 recommended 系统 clocking 应用.
3.2.2 外部 串行 时钟 模式
这 设备 将 enter 这 外部串行 时钟 模式 whenever 16 low 至 高 transitions 是 发现-
ed 在 这 sclk 管脚 在 任何 阶段 的 这 lrck period. 这 设备 将 revert 至 内部的 串行
时钟 模式 如果 非 低 至 高 transitions 是 detected 在 这 sclk 管脚 为 2 consecutive 时期 的
lrck.
3.3 数字的 接口 format
这 设备 将 接受 音频的 样本 在1 的 4 数字的 接口 formats 在保卫-alone 模式, 作 illustrated
在 表格 5, 和 1 的 7 formats 在 control 端口 模式, 作 illustrated 在 表格 14.
3.3.1 保卫-alone 模式
这 desired format 是 选择 通过 这 dif0 和 dif1 管脚. 为 一个 illustration 的 这 必需的 rela-
tionship 在 这 lrck, sclk 一个nd sdata, 看 计算数量 2-4.
输入
数字的 接口 format 选择 内部的
mclk/lrck
比率
I
2
s 向上 至 24
位
I
2
s 16
位
left justified 24
位
正确的 justified
24, 20, 或者 18 位
正确的 justified
16 位
sclk/lrck
比率
512, 256, 128
XX32
384, 192
XXXX48
512, 256, 128
XXX64
表格 4. 内部的 sclk/lrck 比率
DIF1 DIF0 描述 FORMAT 图示
00
I
2
s, 向上 至 24-位 数据
02
01
left justified, 向上 至 24-位 数据
13
10
正确的 justified, 24-位 数据
24
11
正确的 justified, 16-位 数据
34
表格 5. 数字的 接口format - 保卫-alone 模式
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