ultra37000 cpld 家族
文档 #: 38-03007 rev. *d 页 5 的 64
这 buried macrocell 也 supports 输入 寄存器 能力.
这 buried macrocell 能 是 配置 至 act 作 一个 输入
寄存器 (d-类型 或者 获得) whose 输入 comes 从 这 i/o 管脚
有关联的 和 这 neighboring macrocell. 这 输出 的 所有
buried macrocells 是 sent 直接地 至 这 pim regardless 的 它的
配置.
i/o macrocell
图示 2
illustrates 这 architecture 的 这i/o macrocell. 这
i/o macrocell 支持 这 一样 功能 作 这 buried
macrocell 和 这 增加 的 i/o 能力. 在 这 输出 的 这
macrocell, 一个 极性 控制 mux是 有 至 选择 起作用的
低 或者 起作用的 高 信号.这个 有 这 增加 有利因素
的 准许 重大的 逻辑 减少 至 出现 在 许多 appli-
cations.
这 ultra37000 macrocell 特性一个 反馈 path 至 这 pim
独立的 从 这 i/o 管脚 输入path. 这个 意思 那 如果 这
macrocell 是 buried (喂养 后面的 内部 仅有的), 这 有关联的
i/o 管脚 能 安静的 是 使用 作 一个 输入.
总线 支撑 能力 在 所有 i/os
总线-支撑, 这个 是 一个 改进 版本 的 这 popular 内部的
拉-向上 电阻, 是 一个 弱 获得 连接 至 这 管脚 那 做
不 降级 这 设备的 效能. 作 一个 获得, 总线-支撑
维持 这 last 状态 的 一个管脚 当 这 管脚 是 放置 在 一个
高-阻抗 状态, 因此减少 系统 噪音 在
总线-接口 产品. 总线-支撑 additionally 准许
unused 设备 管脚 至 仍然是 unconnected 在 这 板,
这个 是 特别 有用的 during prototyping 作 designers 能
route 新 信号 至 这 设备 没有 cutting 查出 connec-
tions 至 v
CC
或者 地. 为 更多 information, 看 这 应用
便条
understanding 总线-hold—a 特性 的 cypress cplds
.
可编程序的 回转 比率 控制
各自 输出 有 一个 可编程序的 配置 位, 这个 sets
这 输出 回转 比率 至 快 或者 慢. 为 设计 影响 和
meeting fcc emissions standards 这 慢 边缘 提供 为
更小的 系统 噪音. 为 设计需要 非常 高 perfor-
mance 这 快 边缘 比率 提供 最大 系统 perfor-
mance.
C2 C3
DECODE
C2
C3
DECODE
0
1
2
3
O
C6 C5
“0”
“1”
0
1
O
d/t/l
Q
R
P
0
1
2
3
O
C0
0
1
O
C4
反馈 至 pim
反馈 至 pim
块 重置
0
−
16
条款
i/o macrocell
i/o cell
从 ptm
0
1
O
d/t/l Q
R
P
从 ptm
1
O
C7
反馈 至 pim
buried macrocell
0
异步的
产品
0
−
16
条款
产品
C1
4
0
1
2
3
Q
4
C24
C0
C1
C24
C25
C25
4 同步的 clocks (clk0,clk1,clk2,clk3)
1 异步的 时钟(ptclk)
块 preset
异步的
快
慢
C26
回转
0
1
0
1
0
1
0
1
OE0
OE1
图示 2. i/o 和 buried macrocells
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