CYW2330
初步的
文档 #: 38-07239 rev. ** 页 2 的 13
管脚 定义
管脚 名字
管脚
非.
(tssop)
管脚
非.
(csp)
管脚
非.
(mlf)
管脚
类型 管脚 描述
V
CC
1 1 24 19 P
电源 供应 连接 为 pll1 和 pll2:
当 电源
是 移除 从 两个都 这 v
CC
1 和 v
CC
2 管脚, 所有 latched 数据
是 lost.
V
P
12220P
pll1 承担 打气 栏杆 电压:
这个 电压 accommo-
dates vco 电路 和 tuning 电压 高等级的 比 这 v
CC
的
pll1.
D
O
PLL1 3 3 1 O
pll1 承担 打气 输出:
这 阶段 探测器 增益 是 i
P
/2
π
.
sense 极性 能 是 使反转 用 设置 这 fc 位 在 软件
(通过 这 变换 寄存器).
F
在
1553I
输入 至 pll1 预分频器:
最大 频率 2.5 ghz.
F
在
1# 6 6 4 I
complementary 输入 至 pll1 预分频器:
一个 绕过 capaci-
tor 应当 是 放置 作 关闭 作 可能 至 这个 管脚 和 必须
是 连接 直接地 至 这 地面 平面.
osc_在 8 8 6 I
振荡器 输入:
这个 输入 有 一个 v
CC
/2 门槛 和 cmos
逻辑 水平的 敏锐的.
F
O
/ld 10 11 8 O
锁 发现 管脚 的 pll1 部分:
这个 输出 是 高 当
这 循环 是 锁. 它 是 多路复用 至 这 输出 的 这 程序-
mable counters 或者 涉及 dividers 在 这 测试 程序 模式.
(谈及 至
Table3
为 配置.)
时钟 11 12 9 I
数据 时钟 输入:
一个 位 的 数据 是 承载 在 这 变换 reg-
ister 在 这 rising 边缘 的 这个 信号.
数据 12 14 10 I
串行 数据 输入
LE 13 15 11 I
加载 使能:
在 这 rising 边缘 的 这个 信号, 这 数据 贮存
在 这 变换 寄存器 是 latched 在 这 涉及 计数器 和
配置 控制, pll1 或者 pll2 取决于 在 这 状态
的 这 控制 位.
F
在
2# 15 17 13 I
complementary 输入 至 pll2 预分频器:
一个 绕过 capaci-
tor 应当 是 放置 作 关闭 作 可能 至 这个 管脚 和 必须
是 连接 直接地 至 这 地面 平面.
F
在
2161814I
输入 至 pll2 预分频器:
最大 频率 600 mhz.
D
O
PLL2 18 20 16 O
pll2 承担 打气 输出:
这 阶段 探测器 增益 是 i
P
/2
π
.
sense 极性 能 是 使反转 用 设置 这 fc 位 在 软件
(通过 这 变换 寄存器).
V
P
2192217P
pll2 承担 打气 栏杆 电压:
这个 电压 accommo-
dates vco 电路 和 tuning 电压 高等级的 比 这 v
CC
的
pll2.
V
CC
2202318P
电源 供应 连接 为 pll1 和 pll2:
当 pow-
er 是 移除 从 两个都 这 v
CC
1 和 v
CC
2 管脚, 所有 latched
数据 是 lost.
地 4, 7, 9,
14, 17
4, 7,
10,
16, 19
2, 5, 7,
12, 15
G
相似物 和 数字的 地面 连接:
这个 管脚 必须 是
grounded.
n/c n/一个 1, 9,
13, 21
n/一个 n/c
非 连接.
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