ad7304/ad7305
–
4
–
rev. 一个
SDI
CLK
CS
LDAC
SA SI A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
t
CSH
t
LD2
t
CSS
t
LD1
SDI
CLK
CLR
LDAC
FS
ZS
V
输出
t
DS
t
DH
t
CL
t
CH
t
LDW
t
S
t
CLRW
t
S
1 lsb
错误 带宽
图示 2. ad7304 定时 图解
t
SDR
sdi/shdn
I
DD
t
SDN
图示 3. ad7304 定时 图解
表格 i. ad7304 控制 逻辑 真实 表格
CS
CLK
LDAC CLR
串行 变换 寄存器 函数 输入 reg 函数 dac 寄存器 函数
H X H H 非 效应 非 效应 非 效应
L
↑
+ H H 数据 先进的 1 位 非 效应 非 效应
↑
+ L H H 非 效应 updated 和 sr 内容
2
非 效应
H X L H 非 效应 latched 和 sr 内容
2
所有 输入 寄存器 内容 transferred
3
HXH
↓
– 非 效应 承载 和 00
H
承载 和 00
H
HXH
↑
+ 非 效应 latched 和 00
H
latched 和 00
H
注释
1
↑
+ 积极的 逻辑 转变;
↓
– 负的 逻辑 转变; x don’t 小心.
2
一个 输入 寄存器 receives 这 数据 位 d7–d0 解码 从 这 sr 地址 位 (a1, a0); 在哪里 reg 一个 = (0, 0); b = (0, 1); c = (1, 0); d = (1, 1).
3
LDAC
是 一个 水平的-敏感的 输入.
表格 ii. ad7304 串行 输入 寄存器 数据 format, 数据 是 承载 在 这 msb-第一 format
MSB LSB
B11 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 B0
AD7304 SAC SDC A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
如果 b11 (sac),
关闭 所有 途径
, 是 设置 至 逻辑 低, 所有 dacs 是 放置 在 一个 电源 关闭 模式, 所有 输出 电压 变为 高 阻抗. 如果 b10 (sdc),
关闭 解码 频道
,
是 设置 至 逻辑 低, 仅有的 这 dac 解码 用 地址 位a1 和 a0 是 放置 在 这 关闭 模式.
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