–
5
–
ad7304/ad7305
rev. 一个
表格 iii. ad7305 控制 逻辑 真实 表格
WR
A1 A0
LDAC
输入 寄存器 函数 dac 寄存器 函数
LLLH reg 一个 承载 和 db0–db7 latched 和 previous 内容, 非 改变
↑
+ L L H reg 一个 latched 和 db0–db7 latched 和 previous 内容, 非 改变
L L H H reg b 承载 和 db0–db7 latched 和 previous 内容, 非 改变
↑
+ L H H reg b latched 和 db0–db7 latched 和 previous 内容, 非 改变
L H L H reg c 承载 和 db0–db7 latched 和 previous 内容, 非 改变
↑
+ H L H reg c latched 和 db0–db7 latched 和 previous 内容, 非 改变
L H H H reg d 承载 和 db0–db7 latched 和 previous 内容, 非 改变
↑
+ H H H reg d latched 和 db0–db7 latched 和 previous 内容, 非 改变
H X X L 非 效应 所有 输入 寄存器 内容 承载, 寄存器 transparent
L X X L 输入 reg x transparent 至 db0–db7 寄存器 transparent
HXX
↑
+ 非 效应 所有 输入 寄存器 内容 latched
H X X H 非 效应, 设备 不 选择 非 效应, 设备 不 选择
注释
1
↑
+ 积极的 逻辑 转变;
↓
– 负的 逻辑 转变; x don’t 小心.
2
LDAC
是 一个 水平的 敏感的 输入.
管脚 配置
顶 视图
(不 至 规模)
16
15
14
13
12
11
10
9
1
2
3
4
5
6
7
8
V
输出
B
V
输出
一个
V
SS
V
REF
B
V
REF
一个
地
LDAC
CLR
V
输出
C
V
输出
D
V
DD
V
REF
C
V
REF
D
sdi/shdn
CLK
CS
AD7304
顶 视图
(不 至 规模)
20
19
18
17
16
15
14
13
12
11
1
2
3
4
5
6
7
8
9
10
AD7305
DB5
DB6
V
输出
一个
V
SS
V
REF
DB7
LDAC
地
DB2
DB1
V
输出
D
V
DD
a0/shdn
DB0
WR
A1
V
输出
B
V
输出
C
DB4
DB3
t
AH
t
DH
t
LH
t
LDW
t
WR
t
作
t
DS
t
LS
t
S
1 lsb
错误 带宽
a0, a1
WR
D0
–
D7
LDAC
V
输出
图示 4. ad7305 定时 图解
t
SDR
a0/shdn
I
DD
t
SDN
图示 5. ad7305 定时 图解
: 点此下载
