ad7705/ad7706
–6–
rev. 一个
管脚 函数 描述
管脚 非. Mnemonic 函数
1 SCLK 串行 时钟. 施密特-triggered 逻辑 输入. 一个 外部 串行 时钟 是 应用 至 这个 输入
至 进入 串行 数据 从 这 ad7705/ad7706. 这个 串行 时钟 能 是 一个 持续的 时钟
和 所有 数据 transmitted 在 一个 持续的 train 的 脉冲. alternatively, 它 能 是 一个 noncon-
tinuous 时钟 和 这 信息 正在 transmitted 至 这 ad7705/ad7706 在 小
batches 的 数据.
2 mclk 在 主控 时钟 信号 为 这 设备. 这个 能 是 提供 在 这 表格 的 一个 结晶/共振器 或者
外部 时钟. 一个 结晶/共振器 能 是 系 横过 这 mclk 在 和 mclk 输出 管脚.
alternatively, 这 mclk 在 管脚 能 是 驱动 和 一个 cmos-兼容 时钟 和 mclk
输出 left unconnected. 这 部分 能 是 运作 和 时钟 发生率 在 这 范围
500 khz 至 5 mhz.
3 mclk 输出 当 这 主控 时钟 为 这 设备 是 一个 结晶/共振器, 这 结晶/共振器 是 连接
在 mclk 在 和 mclk␣ 输出. 如果 一个 外部 时钟 是 应用 至 mclk 在,MCLK
输出 提供 一个 inverted 时钟 信号. 这个 时钟 能 是 使用 至 提供 一个 时钟 源 为
外部 电路系统 和 是 有能力 的 驱动 一个 cmos 加载. 如果 这 用户 做 不 需要 它,
这个 mclk 输出 能 是 转变 止 通过 这 clk dis 位 的 这 时钟 寄存器. 这个 确保
那 这 部分 是 不 burning unnecessary 电源 驱动 电容的 负载 在 mclk 输出.
4
CS
碎片 选择. 起作用的 低 逻辑 输入 使用 至 选择 这 ad7705/ad7706. 和 这个 输入
hard-连线的 低, 这 ad7705/ad7706 能 运作 在 它的 三-线 接口 模式 和
sclk, din 和 dout 使用 至 接口 至 这 设备.
CS
能 是 使用 至 选择 这 设备
在 系统 和 更多 比 一个 设备 在 这 串行 总线 或者 作 一个 框架 同步 信号 在
communicating 和 这 ad7705/ad7706.
5
重置
逻辑 输入. 起作用的 低 输入 那 resets 这 控制 逻辑, 接口 逻辑, 校准
coefficients, 数字的 过滤 和 相似物 modulator 的 这 部分 至 电源-在 状态.
6 ain2(+)[ain1] ad7705: 积极的 输入 的 这 差别的 相似物 输入 频道 2. ad7706: 相似物 输入
频道 1.
7 ain1(+)[ain2] ad7705: 积极的 输入 的 这 差别的 相似物 输入 频道 1. ad7706: 相似物 输入
频道 2.
8 ain1(–)[common] ad7705: 负的 输入 的 这 差别的 相似物 输入 频道 1. ad7706: 一般
输入. 相似物 输入 为 途径 1, 2 和 3 是 关联 至 这个 输入.
9 ref 在(+) 涉及 输入. 积极的 输入 的 这 差别的 涉及 输入 至 这 ad7705/ad7706.
这 涉及 输入 是 差别的 和 这 provision 那 ref 在(+) 必须 是 更好 比
ref 在(–). ref␣ 在(+) 能 lie anywhere 在 v
DD
和 地.
管脚 配置
顶 视图
(不 至 规模)
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15
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12
11
10
9
1
2
3
4
5
6
7
8
SCLK
mclk 在
mclk 输出
CS
重置
ain2(+)
ain1(+)
ain1(–)
地
V
DD
DIN
DOUT
DRDY
ain2(–)
ref 在(–)
ref 在(+)
AD7705
顶 视图
(不 至 规模)
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15
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9
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6
7
8
SCLK
mclk 在
mclk 输出
CS
重置
AIN1
AIN2
一般
地
V
DD
DIN
DOUT
DRDY
AIN3
ref 在(–)
ref 在(+)
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