AD7710
rev. f
–5–
(dv
DD
= +5␣ V
5%; av
DD
= +5␣ v 或者 +10 v
3
5%; v
SS
= 0 v 或者 –5 v
10%; agnd = dgnd =
0 v; f
clk 在
=10␣ mhz; 输入 逻辑 0 = 0 v, 逻辑 1 = dv
DD
, 除非 否则 指出)
定时 特性
1,
2
限制 在 t
最小值
, t
最大值
参数 (一个, s 版本) 单位 情况/comments
f
CLK 在
4,
5
主控 时钟 频率: 结晶 振荡器 或者 externally
400 khz 最小值 有提供的 为 指定 效能
10 mhz 最大值 AV
DD
= +5 v
±
5%
8 mhz 最大值 AV
DD
= +5.25 v 至 +10.5 v
t
clk 在 lo
0.4
×
t
clk 在
ns 最小值 主控 时钟 输入 低 时间. t
clk 在
= 1/f
clk 在
t
clk 在 hi
0.4
×
t
clk 在
ns 最小值 主控 时钟 输入 高 时间
t
r
6
50 ns 最大值 数字的 输出 上升 时间. 典型地 20 ns
t
f
6
50 ns 最大值 数字的 输出 下降 时间. 典型地 20 ns
t
1
1000 ns 最小值
同步
Pulsewidth
自-clocking 模式
t
2
0 ns 最小值
DRDY
至
RFS
建制 时间
t
3
0 ns 最小值
DRDY
至
RFS
支撑 时间
t
4
2
×
t
clk 在
ns 最小值 a0 至
RFS
建制 时间
t
5
0 ns 最小值 a0 至
RFS
支撑 时间
t
6
4
×
t
clk 在
+ 20 ns 最大值
RFS
低 至 sclk 下落 边缘
t
7
7
4
×
t
clk 在
+ 20 ns 最大值 数据 进入 时间 (
RFS
低 至 数据 有效的)
t
8
7
t
clk 在
/2 ns 最小值 sclk 下落 边缘 至 数据 有效的 延迟
t
clk 在
/2 + 30 ns 最大值
t
9
t
clk 在
/2 ns nom sclk 高 pulsewidth
t
10
3
×
t
clk 在
/2 ns nom sclk 低 pulsewidth
t
14
50 ns 最小值 a0 至
TFS
建制 时间
t
15
0 ns 最小值 a0 至
TFS
支撑 时间
t
16
4
×
t
clk 在
+ 20 ns 最大值
TFS
至 sclk 下落 边缘 延迟 时间
t
17
4
×
t
clk 在
ns 最小值
TFS
至 sclk 下落 边缘 支撑 时间
t
18
0 ns 最小值 数据 有效的 至 sclk 建制 时间
t
19
10 ns 最小值 数据 有效的 至 sclk 支撑 时间
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