rev. f
–6–
AD7710
限制 在 t
最小值
, t
最大值
参数 (一个, s 版本) 单位 情况/comments
外部 clocking 模式
f
SCLK
f
clk 在
/5 mhz 最大值 串行 时钟 输入 频率
t
20
0 ns 最小值
DRDY
至
RFS
建制 时间
t
21
0 ns 最小值
DRDY
至
RFS
支撑 时间
t
22
2
×
t
clk 在
ns 最小值 a0 至
RFS
建制 时间
t
23
0 ns 最小值 a0 至
RFS
支撑 时间
t
24
7
4
×
t
clk 在
ns 最大值 数据 进入 时间 (
RFS
低 至 数据 有效的)
t
25
7
10 ns 最小值 sclk 下落 边缘 至 数据 有效的 延迟
2
×
t
clk 在
+ 20 ns 最大值
t
26
2
×
t
clk 在
ns 最小值 sclk 高 pulsewidth
t
27
2
×
t
clk 在
ns 最小值 sclk 低 pulsewidth
t
28
t
clk 在
+ 10 ns 最大值 sclk 下落 边缘 至
DRDY
高
t
29
8
10 ns 最小值 sclk 至 数据 有效的 支撑 时间
t
clk 在
+ 10 ns 最大值
t
30
10 ns 最小值
RFS
/
TFS
至 sclk 下落 边缘 支撑 时间
t
31
8
5
×
t
clk 在
/2 + 50 ns 最大值
RFS
至 数据 有效的 支撑 时间
t
32
0 ns 最小值 a0 至
TFS
建制 时间
t
33
0 ns 最小值 a0 至
TFS
支撑 时间
t
34
4
×
t
clk 在
ns 最小值 sclk 下落 边缘 至
TFS
支撑 时间
t
35
2
×
t
clk 在
– sclk 高 ns 最小值 数据 有效的 至 sclk 建制 时间
t
36
30 ns 最小值 数据 有效的 至 sclk 支撑 时间
注释
1
有保证的 用 设计, 不 生产 测试. 所有 输入 信号 是 指定 和 tr = tf = 5 ns (10% 至 90% 的 5 v) 和 安排时间 从 一个 电压 水平的 的 1.6 v.
2
看 计算数量 10 至 13.
3
这 ad7710 是 指定 和 一个 10 mhz 时钟 为 av
DD
电压 的 +5 v
±
5%. 它 是 指定 和 一个 8 mhz 时钟 为 av
DD
电压 更好 比 5.25 v 和 较少
比 10.5 v.
4
clk 在 职责 循环 范围 是 45% 至 55%. clk 在 必须 是 有提供的 whenever 这 ad7710 是 不 在 备用物品 模式. 如果 非 时钟 是 呈现 在 这个 情况, 这 设备
能 绘制 高等级的 电流 比 指定 和 possibly 变为 uncalibrated.
5
这 ad7710 是 生产 测试 和 f
clk 在
在 10 mhz (8 mhz 为 av
DD
> +5.25 v). 它 是 有保证的 用 描绘 至 运作 在 400 khz.
6
指定 使用 10% 和 90% 点 在 波形 的 interest.
7
这些 号码 是 量过的 和 这 加载 电路 的 图示 1 和 定义 作 这 时间 必需的 为 这 输出 至 交叉 0.8 v 或者 2.4 v.
8
这些 号码 是 获得 从 这 量过的 时间 带去 用 这 数据 输出 至 改变 0.5 v 当 承载 和 这 电路 的 图示 1. 这 量过的 号码 是 然后
extrapolated 后面的 至 除去 影响 的 charging 或者 discharging 这 100 pf 电容. 这个 意思 那 这 时间 quoted 在 这 定时 特性 是 这 真实 总线
relinquish 时间 的 这 部分 和, 作 此类, 是 独立 的 外部 总线 加载 capacitances.
规格 主题 至 改变 没有 注意.
管脚 配置
插件 和 soic
SCLK
mclk 在
DGND
DV
DD
模式
ain1(+) AGND
mclk 输出
A0
SDATA
ain1(–)
I
输出
ref 输出
ref 在(+)
ref 在(–)
AV
DD
V
偏差
14
1
2
24
23
5
6
7
20
19
18
3
4
22
21
817
916
10 15
11
顶 视图
(不 至 规模)
11
12 13
AD7710
同步
V
SS
DRDY
RFS
TFS
ain2(+)
ain2(–)
至 输出
管脚
+2.1v
1.6ma
200
一个
100pF
图示 1. 加载 电路 为 进入 时间 和 总线 relinquish
时间
: 点此下载
