AD7940
rev. 0 | 页 5 的 20
定时 规格
样本 测试 在 最初的 释放 至 确保 遵从. 所有 输入 信号 是 指定 和 tr = tf = 5 ns (10% 至 90% 的 v
DD
) 和 安排时间 从
一个 电压 水平的 的1.6 v.
V
DD
= 2.50 v 至 5.5 v; t
一个
= t
最小值
至 t
最大值
, unlessotherwisenoted.
表格 3.
限制 在 t
最小值
, t
最大值
参数 3 v 5 v 单位 描述
f
SCLK
1
250 250 khz 最小值
2.5 2.5 mhz 最大值
t
转变
16 × t
SCLK
16 × t
SCLK
最小值
t
安静
50 50 ns 最小值
最小 安静 时间 必需的 between 总线 relinquish 和 开始 的
next 转换
t
1
10 10 ns 最小值
最小
CS
脉冲波 宽度
t
2
10 10 ns 最小值
CS
至 sclk 建制 时间
t
3
2
48 35 ns 最大值
延迟 从
CS
直到 sdata 三-状态 无能
t
4
2
120 80 ns 最大值 数据 进入 时间 之后 sclk 下落 边缘
t
5
0.4 t
SCLK
0.4 t
SCLK
ns 最小值 sclk 低 脉冲波 宽度
t
6
0.4 t
SCLK
0.4 t
SCLK
ns 最小值 sclk 高 脉冲波 宽度
t
7
10 10 ns 最小值 sclk 至 数据 有效的 支撑 时间
t
8
3
45 35 ns 最大值 sclk 下落 边缘 至 sdata 高 阻抗
t
电源-向上
4
1 1 µs 典型值 电源 向上 时间 从 全部 电源-向下
1
mark/空间 比率 为 这 sclk 输入 是 40/60 至 60/40.
2
量过的 和 这 加载 电路 的 和 定义 作 这 时间 必需的 为 这 输出 至 交叉 0.8 v 或者 2.0 v.图示2
图示 2.
3
t
8
是 获得 表格 这 量过的 时间 带去 用 这 数据 输出 至 改变 0.5 v 当 承载 和 这 电路 的 这 measured 号码 是 然后 extrapolated
后面的 至 除去 这 影响 的 charging 或者 discharging 这 50 pf 电容. 这个 意思 那 这 时间, t
8
, quoted 在 这 定时 characteristics 是 这 真实 总线 relinquish
时间 的 这 部分 和 是 在依赖 的 这 总线 加载.
4
看 这 部分. 电源 vs. throughput 比率
03305-0-002
200
µ
AI
OL
200
µ
AI
OH
1.6v
至 输出
管脚
C
L
50pF
图示 2. 加载 电路 为 数字的 输出 定时 规格
: 点此下载
