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AD9832
rev. 一个
表格 v. Commands
C3 C2 C1 C0 Command
0000Write 16 阶段 位 (呈现 8 位 + 8 位
在 defer 寄存器) 至 selected 阶段 reg.
0001Write 8 阶段 位 至 defer 寄存器.
0010Write 16 频率 位 (呈现 8 位
+ 8 位 在 defer 寄存器) 至 选择
freq reg.
0011Write 8 频率 位 至 defer 寄存器.
0100B它的 d9 (psel0) 和 d10 (psel1) 是
使用 至 选择 这 阶段 reg 当
selsrc = 1. 当 selsrc = 0, 这
阶段 reg 是 选择 使用 这 管脚
psel0 和 psel1.
0101bit d11 是使用 至 选择 这 freq reg
当 selsrc = 1. 当 selsrc = 0,
这 freq reg 是 选择 使用 这 管脚
fselect.
0110To控制 这 psel0, psel1 和
fselect 位 使用 仅有的 一个 写, 这个
command 是 使用. 位 d9 和 d10 是
使用 至 选择 这 阶段 reg 和 位
11 是 使用 至 选择 这 freq reg 当
selsrc = 1. 当 selsrc = 0, 这
阶段 reg 是 选择 使用 这 管脚
psel0 和 psel1 和 这 freq reg
是 选择 使用 这 管脚 fselect.
0111Reserved. configures 这 ad9832 为
测试 目的.
表格 vi. controlling 这 ad9832
D15 D14 Command
1 0 选择 源 的 控制 为 这 阶段 和 freq
寄存器 和 使能 同步.
位 d13 是 这 同步 位. 当 这个 位 是 高,
读 的 这 fselect, psel0 和 psel1 位/
管脚 和 这 加载 的 这 destination 寄存器 和
数据 是 同步 和 这 rising 边缘 的 mclk.
这 latency 是 增加 用 2 mclk 循环 当
同步 = 1. 当 同步 = 0, 这 加载 的 这
数据 和 这 抽样 的 fselect/psel0/psel1
occurs asynchronously.
位 d12 是 这 选择 源 位 (selsrc). 当
这个 位 相等 1, 这 阶段/freq reg 是
选择 使用 这 位 fselect, psel0 和
psel1. 当 selsrc = 0, 这 阶段/freq
reg 是 选择 使用 这 管脚 fselect, psel0
和 psel1.
1 1 睡眠, 重置 和 clear.
d13 是 这 睡眠 位. 当 这个 位 相等 1, 这
ad9832 是 powered 向下, 内部的 clocks 是
无能 和 这 dac’s 电流 来源 和
refout 是 转变 止. 当 睡眠 = 0, 这
ad9832 是 powered 向上. 当 重置 (d12) = 1,
这 阶段 accumulator 是 设置 至 零 阶段 这个
corresponds 至 一个 相似物 输出 的 midscale. 当
clr (d11) = 1, 同步 和 selsrc 是 设置 至
零. clr resets 至 0 automatically.
表格 vii. writing 至 这 ad9832 数据 寄存器
51D41D31D21D11D01D9D8D7D6D5D4D3D2D1D0D
3C2C1C0C3A2A1A0ABSMBSL
表格 viii. 设置 同步 和 selsrc
51D41D31D21D11D01D9D8D7D6D5D4D3D2D1D0D
10 CNYSCRSLES XXXXXXXXXXXX
表格 ix. 电源-向下, resetting 和 clearing 这 ad9832
51D41D31D21D11D01D9D8D7D6D5D4D3D2D1D0D
11 PEELSTESERRLC XXXXXXXXXXX
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