DAC8420
rev. 0
–6–
管脚 配置
管脚 函数 描述
电源 供应 vdd: 积极的 供应, +5 v 至 +15 v.
vss: 负的 供应, 0 v 至 –15 v.
地: 数字的 地面.
时钟 clk: 系统 串行 数据 时钟 输入, ttl/cmos 水平. 数据 提交 至 这 输入 sdi 是 shifted 在
这 内部的 串行-并行的 输入 寄存器 在 这 rising 边缘 的 时钟. 这个 输入 是 logically ored 和
CS
.
控制 输入 (所有 是 cmos/ttl 兼容.)
CLR
: 异步的 clear, 起作用的 低. sets 内部的 数据 寄存器 一个-d 至 零 或者 midscale, 取决于 在 cur-
rent 状态 的 clsel. 这 数据 在 这 串行 输入 变换 寄存器 是 unaffected 用 这个 控制.
clsel: 确定 action 的
CLR
. 如果 高, 一个 clear command 将 设置 这 内部的 dac 寄存器 一个-d 至
midscale (800
H
). 如果 低, 这 寄存器 是 设置 至 零 (000
H
).
CS
: 设备 碎片 选择, 起作用的 低. 这个 输入 是 logically ored 和 这 时钟 和 使不能运转 这 串行 数据
寄存器 输入 当 高. 当 低, 数据 输入 clocking 是 使能, 看 这 控制 函数 表格.
LD
: 异步的 dac 寄存器 加载 控制, 起作用的 低. 这 数据 目前 包含 在 这 串行 输入
变换 寄存器 是 shifted 输出 至 这 dac 数据 寄存器 在 这 下落 边缘 的
LD
, 独立 的
CS
. 输入 数据
必须 仍然是 稳固的 当
LD
是 低.
数据 输入 (所有 是 cmos/ttl 兼容.)
sdi: 串行 数据 输入. 数据 提交 至 这个 管脚 是 承载 在 这 内部的 串行-并行的 变换 寄存器, 这个
shifts 数据 在 beginning 和 dac 地址 位 a1. 这个 输入 是 ignored 当
CS
是 高.
这 format 的 这 16-位 串行 文字 是:
(第一) (last)
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15
A1 A0 NC NC D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
—address word— (msb) —dac 数据 word— (lsb)
nc = don’t 小心.
涉及 输入 Vrefhi: upper dac ladder 涉及 电压 输入. 容许的 范围 是 (v
DD
– 2.5 v) 至 (v
VREFLO
+2.5 v).
vreflo: 更小的 dac ladder 涉及 电压 输入, equal 至 零 规模 输出. 容许的 范围 是 v
SS
至
(v
VREFHI
– 2.5 v).
相似物 输出 vouta 通过 voutd: 四 缓冲 dac 电压 输出.
插件
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
顶 视图
(不 至 规模)
DAC8420
VDD
VOUTD
VOUTC
VREFLO
VREFHI
VOUTB
VOUTA
VSS
CLSEL
NC
CLK
SDI
地
CLR
LD
CS
nc = 非 连接
SOL
1
2
3
4
8
7
6
5
顶 视图
(不 至 规模)
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顶 视图
(不 至 规模)
dac-8420
9
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15
14
13
12
11
10
nc = 非 连接
VDD
VOUTD
VOUTC
VREFLO
VREFHI
VOUTB
VOUTA
VSS
CLSEL
NC
CLK
SDI
地
CLR
LD
CS
顶 视图
(不 至 规模)
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