DS1045
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并行的 程序编制
并行的 程序编制 的 这 ds1045 是 accomplished 通过 这 设置 的 并行的 输入 a0-a3 和 b0-b3 作
显示 在 图示 1. 并行的 输入 a0-a3 和 b0-b3 接受 ttl 水平 和 是 使用 至 设置 这 延迟
值 的 输出 outa 和 outb, 各自. 十六 可能 延迟 值 在 这 最小
9 ns 延迟 和 这 maxi-mum 延迟 的 这 ds1045-x 设备 版本 能 是 选择 使用 这 并行的
程序编制 输入 a0-a3 或者 b0-b3 (看 表格 2, “delay vs. 编写程序 input”). 为 example, 这
ds1045-3 输出 outa 或者 outb 和 能 是 编写程序 至 生产 16 可能 延迟 在 这
9 ns (最小) 和 这 54 ns (最大) 在 3 ns increment 水平.
为 产品 那 做 不 需要 frequent reprogramming, 这 并行的 输入 能 是 设置 使用 fixed
逻辑 水平, 作 将 是 生产 用 跳越者, 插件 switches, 或者 ttl 水平 作 生产 用 计算机
系统. 最大 flexibility 在 并行的 程序编制 能 是 达到 当 输入 是 设置 用 计算机-
发生 数据. 用 使用 这 使能 输入 管脚 为 各自 各自的 编写程序 输出 和 observing 这
输入 建制 (t
DSE
) 和 支撑 时间 (t
DHE
) (所需的)东西, 数据 能 是 latched 在 一个 8-位 总线. 如果 这 使能
管脚,
EA
和
EB
, 是 不 使用 至 获得 数据, 它们 应当 是 设置 至 一个 逻辑 水平的 1. 之后 各自 改变 在
这 编写程序 延迟 值, 一个 安排好 时间 (t
EDV
) 或者 (t
PDV
) 是 必需的 在之前 这 delayed 输出 信号 是
reliably 生产. 自从 这 ds1045 是 一个 cmos 设计, 未阐明的 输入 管脚 应当 是 连接 至
好 定义 逻辑 水平 和 不 left floating.
部分 号码 表格
表格 1
部分 号码 步伐 零 延迟 最大值 延迟 时间
最大值 延迟
容忍
ds1045-3
9
±
=
1 ns
54 ns
±
2.5 ns
ds1045-4
9
±
=
1 ns
69 ns
±
3.3 ns
ds1045-5
9
±
=
1 ns
84 ns
±
4.1 ns
便条:
额外的 延迟 步伐 时间 是 有 从 达拉斯市 半导体 用 特定的 顺序. 咨询 工厂
为 有效性.
块 图解
图示 1
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