DS1020
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并行的 模式 (s=1)
在 这 并行的 程序编制 模式, 这 输出 的 这 ds1020 将 reproduce 这 逻辑 状态 的 这
输入 之后 一个 延迟 决定 用 这 状态 的 这 第八 程序 输入 管脚 p0 - p7. 这 并行的 输入 能
是 编写程序 使用 直流 水平 或者 计算机-发生 数据. 为 infrequent 修改 的 这 延迟
值, 跳越者 将 是 使用 至 连接 这 输入 管脚 至 v
CC
和 地面. 为 产品 需要
frequent 定时 调整, 插件 switches 应当 是 使用. 这 使能 管脚 (e) 必须 是 在 一个 逻辑 1 在
hardwired implementations.
最大 flexibility 是 得到 当 这 第八 并行的 程序编制 位 是 设置 使用 计算机-
发生 数据. 当 这 数据 建制 (t
DSE
) 和 数据 支撑 (t
DHE
) (所需的)东西 是 observed, 这 使能 管脚
能 是 使用 至 获得 数据 有提供的 在 一个 8-位 总线. 使能 必须 是 使保持 在 一个 逻辑 1 如果 它 是 不 使用 至 获得
这 数据. 之后 各自 改变 在 延迟 值, 一个 安排好 时间 (t
EDV
或者 t
PDV
) 是 必需的 在之前 输入 逻辑
水平 是 准确地 delayed.
自从 这 ds1020 是 一个 cmos 设计, unused 输入 管脚 (d 和 c) 必须 是 连接 至 好-定义
逻辑 水平; 它们 必须 不 是 允许 至 float.
串行 模式 (s = 0)
在 这 串行 程序编制 模式, 这 输出 的 这 ds1020 将 reproduce 这 逻辑 状态 的 这 输入
之后 一个 延迟 时间 决定 用 一个 8-位 值 clocked 在 串行 端口 d. 当 observing 数据 建制
(t
DSC
) 和 数据 支撑 (t
DHC
) (所需的)东西, 定时 数据 是 承载 在 msb-至-lsb 顺序 用 这 rising 边缘 的
这 串行 时钟 (c). 这 使能 管脚 (e) 必须 是 在 一个 逻辑 1 至 加载 或者 读 这 内部的 8-位 输入 寄存器,
在 这个 时间 这 延迟 是 决定 用 这 last 值 使活动. 数据 转移 ends 和 这 新
延迟 值 是 使活动 当 使能 (e) returns 至 一个 逻辑 0. 之后 各自 改变, 一个 安排好 时间 (t
EDV
) 是
必需的 在之前 这 延迟 是 精确.
作 定时 值 是 shifted 在 这 串行 数据 输入 (d), 这 previous 内容 的 这 8-位 输入 寄存器
是 shifted 输出 的 这 串行 输出 管脚 (q) 在 msb-至-lsb 顺序. 用 连接 这 串行 输出 的 一个
ds1020 至 这 串行 输入 的 一个 第二 ds1020, 多样的 设备 能 是 daisy-chained (倾泻) 为
程序编制 目的 (图示 3). 这 总的 号码 的 串行 位 必须 是 第八 时间 这 号码 的 单位
daisy-chained 和 各自 组 的 8 位 必须 是 sent 在 msb-至-lsb 顺序.
产品 能 读 这 设置 的 这 ds1020 延迟 线条 用 连接 这 串行 输出 管脚 (q) 至 这
串行 输入 (d) 通过 一个 电阻 和 一个 值 的 1k 至 10k ohms (图示 2). 自从 这 读 处理 是
引起破坏, 这 电阻 restores 这 值 读 和 提供 分开 当 writing 至 这 设备. 这
电阻 必须 连接 这 串行 输出 (q) 的 这 last 设备 至 这 串行 输入 (d) 的 这 第一 设备 的 一个
daisy-chain (图示 3). 为 串行 读出 和 自动 restoration 通过 一个 电阻, 这 设备 使用 至
写 串行 数据 必须 go 至 一个 高 阻抗 状态.
至 initiate 一个 串行 读, 使能 (e) 是 带去 至 一个 逻辑 1 当 串行 时钟 (c) 是 在 一个 逻辑 0. 之后 一个
waiting 时间 (t
EQV
), 位 7 (msb) 呈现 在 这 串行 输出 (q). 在 这 第一 rising (0
→
1) 转变 的
这 串行 时钟 (c), 位 7 (msb) 是 rewritten 和 位 6 呈现 在 这 输出 之后 一个 时间 t
CQV
. 至 restore
这 输入 寄存器 至 它的 原来的 状态, 这个 clocking 处理 必须 是 重复的 8 时间. 在 这 情况 的 一个
daisy-chain, 这 处理 必须 是 重复的 8 时间 每 包装. 如果 这 值 读 是 restored 在之前 使能
(e) 是 returned 至 逻辑 0, 非 安排好 时间 (t
EDV
) 是 必需的 和 这 编写程序 延迟 仍然是
不变.
自从 这 ds1020 是 一个 cmos 设计, unused 输入 管脚 (p1 - p7) 必须 是 连接 至 好-定义 逻辑
水平; 它们 必须 不 是 允许 至 float. 串行 输出 q/p0 应当 是 允许 至 float 如果 unused.
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