DS2151Q
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ds2151q 寄存器 编排
(持续)
63 R receive signaling 寄存器 4. 73 r/w transmit signaling 寄存器 4.
64 R receive signaling 寄存器 5. 74 r/w transmit signaling 寄存器 5.
65 R receive signaling 寄存器 6. 75 r/w transmit signaling 寄存器 6.
66 R receive signaling 寄存器 7. 76 r/w transmit signaling 寄存器 7.
67 R receive signaling 寄存器 8. 77 r/w transmit signaling 寄存器 8.
68 R receive signaling 寄存器 9. 78 r/w transmit signaling 寄存器 9.
69 R receive signaling 寄存器 10. 79 r/w transmit signaling 寄存器 10.
6A R receive signaling 寄存器 11. 7A r/w transmit signaling 寄存器 11.
6B R receive signaling 寄存器 12. 7B r/w transmit signaling 寄存器 12.
6C r/w receive 频道 blocking
寄存器 1.
7C r/w 线条 接口 控制 寄存器.
6D r/w receive 频道 blocking
寄存器 2.
7D r/w 测试 寄存器. (2)
6E r/w receive 频道 blocking
寄存器 3.
7E r/w transmit fdl 寄存器.
6F r/w 中断 掩饰 寄存器 2. 7F r/w 中断 掩饰 寄存器 1.
注释:
1.
地址 25 也 包含 multiframe 输出 的 同步 计数 寄存器 1.
2.
这 测试 寄存器 是 使用 仅有的 用 这 工厂; 这个 寄存器 必须 是 cleared (设置 至 所有 0s) 在 电源-向上
initialization 至 insure 恰当的 运作.
2.0 并行的 端口
这 ds2151q 是 控制 通过 一个 多路复用 双向的 地址/数据 总线 用 一个 外部
微控制器 或者 微处理器. 这 ds2151q 能 运作 和 也 intel 或者 motorola 总线 定时
配置. 如果 这 bts 管脚 是 系 低, intel 定时 将 是 选择; 如果 系 高, motorola 定时 将
是 选择. 所有 motorola 总线 信号 是 列表 在 parenthesis (). 看 这 定时 图解 在 这 一个.c.
电的 特性 为 更多 详细信息. 这 多路复用 总线 在 这 ds2151q saves 管脚 因为 这
地址 信息 和 数据 信息 share 这 一样 信号 paths. 这 地址 是 提交 至 这
管脚 在 这 第一 portion 的 这 总线 循环 和 数据 将 是 transferred 在 这 管脚 在 第二 portion 的
这 总线 循环. 地址 必须 是 有效的 较早的 至 这 下落 边缘 的 ale (作), 在 这个 时间 这
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